基于高速PCB的信号完整性理论分析 - 重庆工商大学学术期刊社.PDF

第３０卷第７期 重庆工商大学学报（自然科学版） ２０１３年７月 Ｖｏｌ３０　ＮＯ．７　　　　　　　　ＪＣｈｏｎｇｑｉｎｇＴｅｃｈｎｏｌＢｕｓｉｎｅｓｓＵｎｉｖ（ＮａｔＳｃｉＥｄ）　 　　　　　　　 Ｊｕｌ．２０１３ － － － 　　文章编号：１６７２０５８Ｘ（２０１３ 基于高速ＰＣＢ的信号完整性理论分析 刘 剑 平 （中国石油化工股份有限公司润滑油重庆分公司信息中心，重庆４０００２０） 　　摘　要：介绍了高速ＰＣＢ设计中的信号完整性概念以及影响信号完整性的因素和不完整性形成原因； 从传输线理论的层面上重点分析了高速电路设计中反射和串扰的形成机制并提出了解决办法；基于ＩＢＩＳ模 型实现了对ＡＲＭ９Ｓ３Ｃ２４１０Ｘ０１芯片的时钟输出引脚的仿真，给出了ＩＢＩＳ模型仿真步骤。 关键词：信号完整性；反射；串扰；ＩＢＩＳ仿真 　　中图分类号：ＴＮ２４５ 文献标志码：Ａ 如今的高速数字系统中，需将ＰＣＢ（ＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄ，印制电路板）或ＭＣＭ（ＭｕｌｔｉｃｈｉｐＭｏｄｕｌｅ，多芯 片模块）的走线当作传输线处理。低速设计中，可以把互连通路建模为集总电容或简单的延迟线，在高速设 计中则不行。这是因为在高速设计中，与传输线相关的时序是总时序容限的重要部分，由此而带来传输线 理论中涉及的一系列信号完整性问题，如误触发、阻尼振荡、过冲、串扰、反射等。在此将探讨其形成的原 因、计算方法，介绍了采用ＩＢＩＳ模型解决这些问题的方法和对策。 １　高速电路的定义 通常数字逻辑电路的频率达到或超过５０ＭＨｚ，而且工作在这个频率以上的电路占整个系统的１／３以 ［１］ 上，就可以称其为高速电路 。实际上与信号本身的频率相比，信号边沿的谐波频率更高，信号快速变化的 跳变（上升沿与下降沿）引发了信号传输的非预期结果。如果线传播延时大于数字信号驱动端上升时间的 １／２，则可认为此类信号是高速信号并产生传输线效应。信号的传递发生在信号状态改变的瞬间，如上升时 间或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于上升或下降时间的１／２，那 么在信号改变状态之前，来自接收端的反射信号将到达驱动端。否则，反射信号将在信号改变状态之后到 达驱动端。如果反射信号很强，叠加的波形就有可能改变逻辑状态。通常通过器件手册可以查出信号上升 的典型值。而在ＰＣＢ设计中，实际布线长度决定了信号的传播时间。如果过孔、器件管脚多或网络上设置 ［１］ 的约束多，将导致延时增大。一般情况下，高速逻辑器件的上升时间约为０．２ｎｓ 。 以Ｔ表示信号上升时间，Ｔ表示信号线传播延时，若 Ｔ ４Ｔ，信号落在安全区域；若２Ｔ Ｔ ４Ｔ， ≥ ≤ ≤ ｒ ｐｄ ｒ ｐｄ ｐｄ ｒ ｐｄ 信号将落在不确定区域；若 Ｔ ２Ｔ，信号将落在问题区域。当信号落在不确定区域及问题区域时，应该使 ≤ ｒ ｐｄ ［２］ 用高速布线方法进行ＰＣＢ设计 。 － － － － 　　收稿日期修回日期 － 　　作者简介：刘剑平（１９７７），女 ，重庆市荣昌人，工程师，从事计算机及网络通信研究． ４８ 重庆工商大学学报（自然科学版） 第３０卷 ２　反射原理分析与解决办法 ２．１　反射的形成与计算 在研究单条印制线时，主要研究反射对信号完整性的影响。当驱动器将信号发送到传输线上时，信号 幅度取决于驱动器的电压、驱