第二章8086系统结构.pptVIP

作业 1 5 9 10 11. REDAY：准备就绪信号，输入， 高电平有效。由存储器或I/O端口发 来的 响应信号，表示外部设备已准 备号可进行数据传送了。CPU在每个 总线周期的T3状态检测READY信号线， 如果它是低电平，在T3状态结束后 CPU插入一个或几个TW等待状态， 直到READY信号有效后，它进入T4状 态，完成数据传送过程。 12. RESET：复位信号，输入，高电平 有效。CPU接收到复位信号后，停止现 行操作，并初始化段寄存器DS,SS,ES, 标志寄存器PSW，指令指针IP和指令队 列，而使CS=FFFFH。RESET信号至少保 持4个时钟周期以上的高电平，当它变 为低电平时，CPU执行重启动过程， 8086/8088将从地址FFFF0H开始执行指 令。通常在FFFF0H单元开始的几个单 元中存放一条无条件转移指令，将入 口转到引导和装配程序中，实现对系 统的初始化，引导监控程序或操作系 统程序。 13. INTR：可屏蔽中断请求信号，输入，电平触 发，高电平有效。当外设接口向CPU发出中断申请 时，INTR信号变成高电平。CPU在每条指令周期的 最后一个时钟周期检测此信号，一旦检测到此信 号有效，并且中断允许标志位IF=1时，CPU在当前 指令执行完后，转入中断响应周期，读取外设接 口的中断类型码，然后在存储器的中断向量表中 找到中断服务程序的入口地址，转入执行中断服 务程序。 14. ：中断响应信号，输出， 低电平有效。是CPU对外部发来的中 断请求信号INTR的响应信号。在中 断响应总线周期T2、T3、TW状态， CPU发出两个 负脉冲，第一个 负脉冲通知外设接口已响应它的中 断请求，外设接口收到第二个负脉 冲信号后，向数据总线上放中断类 型号。 15. NMI：不可屏蔽中断请求信号，输入，边沿 触发，正跳变有效。此类中断请求不受中断允许 标志位IF的影响，也不能用软件进行屏蔽。NMI 引脚一旦收到一个正跳变触发信号，在当前指令 执行完后，自动引起类型2中断，转入执行中断 类型2中断处理程序。 16. ：测试信号，输入，低电 平有效。在CPU执行WAIT指令周期， CPU每隔5个时钟周期对 引脚进 行一次测试，若测试到 为高电 平，CPU处于空转等待状态，当检测 到 有效，空转等待状态结束， CPU继续执行被暂停的指令。WAIT指 令是用来使处理器与外部硬件同步 用的。 17. HOLD：总线保持请求信号，输入， 高电平有效。在最小模式系统中，表 示其它共享总线的部件向CPU请求使用 总线，要求直接与存储器传送数据。 18. HLDA：总线保持响应信号，输出， 高电平有效。CPU一旦检测到HLOD总线 请求信号有效，如果CPU允许让出总线， 在当前总线周期结束时，于T4状态发出 HLDA信号，表示响应这一总线请求，并 立即让出总线使用权，将三条总线置成 高阻状态。总线请求部件获得总线控制 权后，可进行DMA数据传送，总线使用 完毕使HOLD无效。CPU才将HLDA置成 低电平。CPU再次获得三条总线控制权。 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 8086 CPU 31 30 29 28 27 26 25 24 23 22 21 40 39 38 37 36 35 34 33 32 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/IO(S2) DT/R(S1) DEN(S0) ALE(QS0) INTA(QS1) TEST REDAY RESET VCC AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD 19. CLK：时钟信号，输入。由8284时钟发生器 产生，8086 CPU使用的时钟频率，因芯片型号不 同，时钟频率不同。8086为5MHz，8086－1为 10MHz，8086－2为8MHz。 20. VCC(+5V),GND(地)：CPU所需电源VCC=+5V。 GND为地线。 最大模式下的24到31引脚 8086/8088引脚结构 QS1、QS0(Instruction Queue Status，24、25)：指令队列状态信号输出引脚，这两个信号的组合给出了前一个T状态中指令队列的状态，以便于外部8088/8086CPU内部指令队列的动作跟踪。 除第一个字节外，还取走了后续字节中的代码 1 1 队列为空 0 1 从指