简易数字存储示波器_第30组概论.docVIP

简 易 数 字 存 储 示 波 器 第七组：周严，姚伶伶，周小光 指导老师：黄根春 2007年5月25日 摘要： 本系统基于数字存储的原理，以单片机和FPGA为控制和处理核心，设计并实现了一个数字存储示波器。本系统除了具有单次触发与连续触发，多档水平分辨率与垂直灵敏度，双踪示波，水平垂直移动显示等功能外，还扩展了自动测量，视窗扩展显示，时间、电压光标线，简易频谱分析等功能。本系统充分发挥了FPGA的高速数据处理的优势，将数据存储，数据处理，波形显示，DFT分析，光标的实现全部集成在FPGA内，大大简化了硬件电路，发挥了大规模可编程逻辑器件的特点和优势，而且还大大提高了系统的稳定性。 关键词：FPGA 数字存储 示波器 方案设计与论证 本系统要求设计并制作一台用普通示波器显示被测波形的简易数字存储示波器。要求该系统具有单次触发与连续触发，多档水平分辨率与垂直灵敏度，双踪示波，水平移动扩展显示等功能。分析题目要求，我们认为难点在于所测波形的完美显示以及视窗，频谱等扩展功能上，下面我们就各个部分进行方案论证。 采样方式的选择 １、等效时间采样 采用中高速模数转换器，对于频率较高的周期性信号采用等效时间采样的方法，即对每个周期仅采样一个点，经过若干个周期后就可对信号各个部分采样一遍。而这些点可以借助步进延迟方法均匀地分布于信号波形的不同位置。其中步进延迟是每一次采样比上一次样点的位置延迟△t时间。实质就是实现将周期性的高频信号经过取样变成波形与之形状相似的周期性低频信号，然后做进一步处理。 ２、实时采样 实时采样是在信号存在周期对其采样。根据采样定理，采用速率必须高于信号最高频率分量的２倍。对于周期的正弦信号，一个周期内应该有２个采样点。为了不失真的恢复原被测信号，通常一个周期内就需要采样８个点以上。为了配合高速模数转换器，必须用FPGA代替单片机准确的定时控制ADC的采样速率。以实现高速实时采样。 等效时间采样虽然可以对很高频率的信号进行采样，可是步进延迟的采样技术与电路较为复杂并且难于精准控制，再者，它只限于处理周期信号，而且对非周期信号的采样无能为力。而实时采样虽说要用到高速AD转换器，但可以实现整个频段的全速采样，控制起来相对要简单很多。但是实时采样用到的高速AD采样的正确率和抗干扰性能都要比低速AD差，在实际调试中，如何正确有效的使用高速AD也是一个难点，我们选择了Analog公司的AD9220。AD9220最高转换速率为10MHz，转换位数为10位。综上方案的比较分析，根据本课题技术指标要求，故而本设计采用方案二。 双踪显示方式的选择 采用两片模数转换器、两片存储器和两片数模转换器，分别的对两路信号采样量化和存 储。双踪显示时，先显示通道Ａ，再选择通道Ｂ的数据，轮流输出不同的波形，以实现两路波形的双踪显示。 2、只用一片模数转换器、两片存储器、两片数模转换器和一片模拟开关，以高速切换模拟开关，分别选通两路信号进入采样电路，两路波形数据分别存储，分别显示。 考虑到我们目前手头高速AD的数目以及硬件的复杂程度，我们决定采用方案二，只用一片模数转换器，辅以模拟开关进行通道切换。该方法实现起来，虽说软件要比方案一复杂一点，控制起来也要麻烦一点。但是可以很大程度上节约硬件开支，是一个不错的选择。 频率测量方法的选择 1、用单片机扫描存储在RAM中波形数据，找到波形的上升过零点位置或者波形数据的峰值，并记录此时的地址ADR1，在扫描下一个波形的上升过零点位置或者波形数据的峰值，并记录此时的地址ADR2，通过如下公式计算出波形的频率： f = 1/[B×(ADR2-ADR1)/20] 其中，B为水平分辨率，单位为s/div。 2、等精度测量法 在预定的闸门时间T0内，分别用计数器1和计数器2同时对被测信号fx和基准信号f0进行计数，设所得值为Nx和N0，则被测信号的频率为： fx＝（Nx/N0）*f0； 在测量中，闸门的开启和关闭都由被测信号的上升沿（或下降沿）来控制，因而与Nx的计数保持同步，因而Nx不存在误差，但是对于基准信号f0来说，闸门的开启和闭合仍然是随机的，因而N0存在±1的误差，测频的最大相对误差为： Δfx/fx＝±(ΔN0/N0＋/Δf0/f0) 。 由上式看出，测频精度与被测信号频率没有关系，只要N0和f0足够大，系统可以满足很高的精度要求。因此，参考计数器的最高计数频率的限制，选取合适的基准信号频率和恰当的闸门开启时间，便可以在0.1Hz~16MHz的范围内使测频精度不变，即等精度测量。 方案一具有操作简单的特点，但是频率数据的精度明显不高。方案二，虽说要增加硬件量（比较整形）和软件量，但是可以保证精度，而且测量时间也可以控制在很短的范围内。所以我们选择方案二。 各扩展功能方案的选择 在这里，我就不再具