实验三 基于Quartus II硬件描述语言电路设计.docVIP

实验三 基于Quartus II的硬件描述语言电路设计 实验要求 （1）学习并掌握硬件描述语言（VHDL或Verilog HDL）； 熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。 用Quartus II波形仿真验证；下载到DE0开发板验证。 （2）熟悉中规模器件译码器的逻辑功能，用硬件描述语言。实现其设计。参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-F的七段码译码器。 用Quartus II波形仿真验证；下载到DE0开发板，利用开发板上的数码管验证。 （3）熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容3”中给出的四位二进制加减计数器的源程序，编写一个计数器。 用Quartus II波形仿真验证；下载到DE0开发板验证。 （4）熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M分频器即两个输出，输出信号频率分别为10Hz和1Hz。 下载到DE0开发板验证。 （5）扩展内容：利用已经实现的VLDH模块文件，采用原理图方法，实现0-F计数自动循环显示，频率10Hz。 2、实验内容 （1）异或门逻辑的VHDL源文件 LIBRARY?IEEE;USE?IEEE.STD_LOGIC_1164.ALL;ENTITY?exa3_1 ISPORT(A,B:IN?STD_LOGIC;C:OUT?STD_LOGIC);END?exa3_1;ARCHITECTURE?fwm?OF?exa3_1?ISBEGINC=A?XOR?B;END; （2）二进制码转换为0-F七段码译码器的VHDL源文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY exa3_2 IS PORT(data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0); dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END exa3_2; ARCHITECTURE fwm OF exa3_2 IS BEGIN PROCESS(data_in) BEGIN CASE data_in IS WHEN0000=dis_out=1000000; WHEN0001=dis_out=1111001; WHEN0010=dis_out=0100100; WHEN0011=dis_out=0110000; WHEN0100=dis_out=0011001; WHEN0101=dis_out=0010010; WHEN0110=dis_out=0000010; WHEN0111=dis_out=1111000; WHEN1000=dis_out=0000000; WHEN1001=dis_out=0010000; WHEN1010=dis_out=0001000; WHEN1011=dis_out=0000011; WHEN1100=dis_out=1000110; WHEN1101=dis_out=0100001; WHEN1110=dis_out=0000110; WHEN1111=dis_out=0001110; END CASE; END PROCESS; END fwm; (3)计数器的VHDL的源代码 LIBRARY?IEEE;USE?IEEE.STD_LOGIC_1164.ALL;USE?IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY?jishuqi_jia?ISPORT(clk,RST:IN?STD_LOGIC;DOUT:OUT?STD_LOGIC_VECTOR(6?DOWNTO?0);COUT:OUT?STD_LOGIC);END?jishuqi_jia;ARCHITECTURE?fwm?OF?jishuqi_jia?ISSIGNAL?Q1:STD_LOGIC_VECTOR(3?DOWNTO?0);--SIGNAL?dis_out:STD_LOGIC_VECTOR(6?DOWNTO?0);SIGNAL?clk1:STD_LOGIC;CONSTANT?m:INTEGER:--1HzBEGINPROCES