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CMOS集成电路的I/O设计 输入缓冲器 输出缓冲器 ESD保护电路 三态输出和双向缓冲器 6.1 输入缓冲器 输入缓冲器的作用： 1、作为电平转换的接口电路； 2、改善输入信号的驱动能力。 要求CMOS电路能接受TTL电路的输出电平。考虑到外界噪声和其他因素影响，在5V电源电压下要求CMOS电路能接受的最坏情况输入电平范围是：VIHmin＝2V，VILmax＝0.8V。 需要一个电平转换电路，把很差的输入电平转换成合格的CMOS逻辑电平。一个特殊设计的反相器可以实现电平转换，只要把它的逻辑阈值设计在输入高、低电平之间。 为了降低输入级的逻辑阈值电平，还可以采用另一种输入缓冲器电路,如图所示。 也可以用CMOS施密特触发器做输入缓冲器。它是一种阈值转换电路，有两个逻辑阈值电平。当输入信号从低电平向高电平变化，输出从高电平向低电平变化时，输入必须大于阈值电平V＋才能使输出电平变低。反之，输入必须小于阈值电平V－才能使输出电平变高。 考虑Vin从低电平向高电平变化。 1、Vin＝0，N1和N2都截止。 2、VinVTN，N1导通，N2截止 3、Vin＝VTN＋Vx＝V＋， N1和N2都导通。 在N2导通前，输出保持高电平，使N3导通。N1和N3的分压比决定了Vx。此时N1和N3都处在饱和区，因此有 可以算出 类似地可以推导出输出从高电平向低电平变化对应的反向阈值电平 施密特触发器的2个逻辑阈值的差叫做它的回滞电压VH，即 。 回滞电压越大施密特触发器的噪声容限越大。利用回滞电压可以有效抑制输入噪声。 6.2 输出缓冲器 在驱动很大的负载电容时，需要一个设计合理的输出缓冲器，缓冲器要能提供所需的驱动电流，同时又要使缓冲器的总延迟时间最小。一般采用多级反相器构成的反相器链做输出缓冲器。 使反相器链逐级增大相同的比例，这样每级反相器有近似相同的延迟时间，对减小缓冲器的总延迟时间有利。可以提高工作速度。 考虑一个逐渐增大S倍的反相器链，如果忽略连线寄生电容和各个节点的pn结电容，则图中的 ， ， 。 这里把CL看作依次增大尺寸的第N＋1级反相器的输入电容，因此有 如果一个反相器驱动和它相同的反相器的延迟时间为tp0，则上述反相器链中每级的延迟时间均为Stp0，总延迟 ，而 ，所以 可以找到一个合适的N值，使输出缓冲器总的延迟时间tp最小。可以得到 ，则优化的比例因子 。 上述设计规则仅仅是从速度优化考虑。在驱动很大的负载电容时，为了减小延迟时间，缓冲器的反相器级数较多，这将增大面积和功耗。 很多情况下对最终输出级的上升、下降时间有一定的要求。应根据给定的时间要求和实际负载电容，设计出最终输出级反相器的尺寸，再综合考虑速度、面积和功耗等因素设计缓冲器的前几级电路。 例：设计一个输出缓冲器驱动10pF负载电容，要求最终输出级的上升、下降时间是1ns，采用0.25um工艺。 三种缓冲器的性能比较 从以上例子看出，为了驱动很大的负载电容，输出级MOS管必须有很大的宽长比，达到几百甚至上千。对于宽长比很大的MOS管应采用梳状结构或叫叉指状结构。一方面可以减小管子占的面积，另一方面可以减小多晶硅线的RC延迟时间。 为了说明输出级MOS管结构对电路性能的影响，模拟了两级反相器构成的驱动器。前置级反相器是相同的尺寸和结构；最后一级反相器中MOS管有三种结构：宽度为W的MOS管，4个宽度为W/4的MOS管并联，以及8个宽度为W/8的MOS管并联。 6.3 EDS保护电路 输入端ESD保护 对CMOS集成电路连接到压点的输入端常采用双二极管保护电路。 在CMOS VLSI中还可以用一个栅接地的NMOS管和一个栅接电源的PMOS管共同构成输入保护电路，如图所示。由于保护电路的MOS管尺寸较大，其源漏区pn结又可以起到二极管保护作用，保护电路MOS管的宽长比（W/L）一般在200以上。 输出端ESD保护 由于集成电路的脱片输出级都是尺寸很大的MOS管构成的反相器，这些MOS管的漏区和衬底形成的pn结就相当于一个大面积的二极管，可以起到E