常用时序电路设计.pptVIP

主要内容 D触发器设计 上升沿触发的D触发器参考设计 Shift Register 串入串出移位寄存器 串入并出shift register 并入串出shift register 计数器设计 基本计数器的设计 Verilog HDL参考设计（1） Verilog HDL参考设计（2） 问题思考 项目设计1 一、目的 (1)实现带计数允许和复位端的十进制、六进制和60进制计数器； (2)掌握计数器类型模块的描述方法； (3)掌握Veriog HDL模块的层次化设计方法。 二、说明 计数器是数字电路系统中最基本的功能模块之一。设计十进制、六进制和100进制计数器，要求计数器有计数允许和复位输入及进位输出功能。计数时钟可以用1Hz信号，用LED显示计数值。 本设计要求用仿真和测试两种手段来验证计数器的功能。实验时，可以通过修改十进制计数器的设计得到六进制、100进制计数器。 三、设计要求 (1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制计数器搭建电路，请画出设计连接图，并完成设计编码和验证。 项目设计2 模拟74LS160芯片HDL设计 分频器设计 2、4、8、16分频电路设计 用Verilog语言完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可 。 电路的功能仿真波形 6分频电路设计与实现 对于分频倍数不是 2 的整数次幂的情况，我们只需要对源代码中的计数器进行一下计数控制就可以了，如下面用Verilog设计一个对时钟信号进行 6 分频的分频器 电路的仿真波形图 占空比1:15分频电路设计 在进行硬件设计的时候，往往要求得到一个占空比不是 1:1 的分频信号，这时仍采用计数器的方法来产生占空比不是 1:1 的分频信号。下面源代码描述的是这样一个分频器：将输入的时钟信号进行 16 分频，分频信号的占空比为 1:15 ，也就是说，其中高电位的脉冲宽度为输入时钟信号的一个周期。 电路仿真波形图 在数码管上显示十进制秒计数 任务分析： 1.需要将系统时钟（50MHz）分频，得到1Hz分频时钟。 2.对分频时钟进行十进制计数。 3.将计数器计数结果送数码管译码器上。 4.选择数码管显示。 在数码管上显示十进制秒计数 电路框图： 用4位led数码管显示“9527” 任务分析： 轮流打开4个数码管，每个数码管显示0.01s~0.1s，由于视觉暂留效应，就好像显示4个不同的数字。 设计思路：1.打开scan0的时候，在abcdefg线上赋值“9” 2.打开scan1的时候，在abcdefg线上赋值“5” 3.打开scan2的时候，在abcdefg线上赋值“2” 4.打开scan3的时候，在abcdefg线上赋值“7” 用4位led数码管显示“9527” 电路框图： 用4位led数码管显示“9527” （1）输入输出端口定义：一共有几组输入输出端口？ （2）设计扫描信号：首先要降低扫描速度，生成一个大约为0.01s-0.1s的时钟分频电路，由系统时钟分频，系统时钟定义为sysclk，分频后的时钟定义为div_scan。（第一个always语句块） （3）利用分频后的时钟信号产生一个2位的位选编码信号。（第二个always语句块，用2位计数器实现） （4）将2位的位选编码译码，产生四个数码管的四根扫描线，依次循环扫描。 （第三个always语句块，用2-4线译码器实现） （5）分不同的时间把9、5、2、7放到数码管的段码线上去。即在位选码分别为00、01、10、11的时候在abcdefg上放置9、5、2、7，用一个case语句，扫描第一个数码管时放第一个数，依次类推。（第四个always语句块） （6）7段数码管译码电路，从二进制到abdcdefg译码。（第五个always语句块） 设计具有复位功能的电子秒表 任务分析： 1.需要将系统时钟（50MHz）分频，得到1Hz分频时钟。按分频时钟进行六十进制计数 2.轮流打开2个数码管，每个数码管显示0.01s~0.1s，由于视觉暂留效应，就好像显示2个不同的数字。 打开scan2的时候，在段码线上赋值秒表的十位数；打开scan3的时候，在段码线上赋值秒表的个位数。 设计具有复位功能的电子秒表 电路框图： 2的整数次幂的分频器设计； 偶分