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华中科技大学 《电子线路设计、测试与实验》实验报告 实验名称： 电子秒表 院（系）： 光学与电子信息学院 专业班级： 光材1102 姓名： 苏铁城 学号： U201115229 时间： 2013.12.5 地点： 南一楼 实验成绩： 指导教师： 杨明 2013 年 12 月 3 日 实验目的： 利用层次化方法在实验板设计实现一个能显示 00.00 秒（百分之一秒）到 59.99 秒，当计时达到并超过 1 分钟时，给出 LED 常亮信号告警，计数结果 停留在计数最大值（即 99.99 秒）上的电子秒表。 功能要求： 基本功能： 6) 设计一个能显示 00.00 秒到 59.99 秒的电子秒表。 7) 利用实验板所提供的 50MHz 信号做为时钟信号。 8) 计数结果在 AN3~AN0 中提供的数码管中显示。 9) 具有继续/暂停按键和复位清零开关。拨码开关 SW0 为复位开关，当 SW0 为 HIGH 时，系统复位， 电子秒表显示时间为 0 秒；当 SW0 为 LOW 时，系 统开始按继续/暂停按键 BTN0 控制进行工作； BTN0 为继续/暂停按键， 当继续/暂停按键 BTN0 按下时，系统暂停计数，AN1~AN0 显示停留在所 暂停时刻；当继续/暂停按键 BTN0 松开时， 系统正常计数，显示精度为 0.01 秒。 10) 当计时达到并超过 1 分钟时， LD0 闪烁告警，计数结果停留在计数最大 值上。 ? 设计步骤与要求： 1) 计算并说明采用 Basys2 实验板时钟 50MHz 实现系统功能的基本原理。 2) 在 Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及 显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源 程序文件。 3) 对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的 基础上尽快得出仿真结果） 。 4) 输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit 类型文件。 # PlanAhead Generated physical constraints NET CLK LOC = B8; NET CLR LOC = P11; NET PAUSE LOC = G12; NET WARN LOC = M5; NET display[0] LOC = F12; NET display[1] LOC = J12; NET display[2] LOC = M13; NET display[3] LOC = K14; NET out_display[0] LOC = L14; NET out_display[1] LOC = H12; NET out_display[2] LOC = N14; NET out_display[3] LOC = N11; NET out_display[4] LOC = P12; NET out_display[5] LOC = L13; NET out_display[6] LOC = M12; NET out_display[7] LOC = N13; NET CLR CLOCK_DEDICATED_ROUTE = FALSE; # PlanAhead Generated IO constraints NET CLK IOSTANDARD = LVCMOS33; NET CLR IOSTANDARD = LVCMOS33; NET PAUSE IOSTANDARD = LVCMOS33; NET WARN IOSTANDARD = LVCMOS33; NET display[0] IOSTANDARD = LVCMOS33; NET display[1] IOSTANDARD = LVCMOS33; NET display[2] IOSTANDARD = LVCMOS33; NET display[3] IOSTANDARD = LVCMOS33; NET out_display[0] IOSTANDARD = LVCMOS33; NET out_display[1] IOSTANDARD = LVCMOS33; NET out_display[2] IOSTANDARD = LVCMOS33; NET out_display[3] IOSTANDARD = LVCMOS33; NET out_display[4] IOSTANDARD = LVCMOS33; NET out_display[5] IOSTANDARD = LVCMOS33; NET out_display[6] IOSTANDARD = LVCMOS33; NET out_display