简易洗衣机VHDL程序.docVIP

⑴数码管显示 实现数码管显示 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity showtime is port(remain_time:in std_logic_vector(7 downto 0); cp:in std_logic; q1,q2:out std_logic;--q1为低位 a,b,c,d,e,f,g:out std_logic --数码管段码 ); end showtime; architecture rtl of showtime is signal temp:std_logic_vector(6 downto 0); signal bcd:std_logic_vector(3 downto 0); signal choose:std_logic; begin process(cp) begin if(cpevent and cp=1) then choose=not choose; if(choose=1) then q1=0;q2=1; bcd=remain_time(7 downto 4);--倒计时数码管十位（分钟） else q1=1;q2=0; bcd=remain_time(3 downto 0);--倒计时数码管个位（分钟） end if; end if; end process; process(bcd) begin case bcd is -–(段码表) when 0000= temp= 1111110 ; when 0001= temp= 0110000 ; when 0010= temp= 1101101 ; when 0011= temp= 1111001 ; when 0100= temp= 0110011 ; when 0101= temp= 1011011 ; when 0110= temp= 1011111 ; when 0111= temp=1110000 ; when 1000= temp=1111111 ; when 1001= temp= 1111011 ; when others=temp=1111011; end case; a=temp(6);b=temp(5);c=temp(4);d=temp(3);e=temp(2);f=temp(1);g=temp(0); end process; end rtl; 数码管显示编码 --bcd编码为数码管显示编码 library ieee; use ieee.std_logic_1164.all; entity encode is port( bcd : in std_logic_vector(3 downto 0); a,b,c,d,e,f,g: out std_logic ); end encode; architecture rtl of encode is signal temp:std_logic_vector(6 downto 0); begin table bcd = temp; 0000= 1111110 ; 0001= 0110000 ; 0010= 1101101 ; 0011= 1111001 ; 0100= 0110011 ; 0101= 1011011 ; 0110= 1011111 ; 0111= 1110000 ; 1000= 1111111 ; 1001= 1111011 ; end table; a=temp(6);b=temp(5);c=temp(4);d=temp(3);e=temp(2);f=temp(1);g=temp(0); end rtl; ⑵时序电路 控制洗衣机按的顺序运行，待机5秒，正转10秒，待机5秒，反转10秒，直到时间结束信号的到来 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity shixu is port(cp,en,rd:in std_logic; q1,q2:out std_logic--00为停机，10为正转，01为反转 ); end shixu; architecture rtl of s