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容易被忽略的数字电路设计要点提要 时间:2007-01-31 来源: 作者: 点击：509 字体大小:【大 中 小】 最近对fpga的讨论越来越偏重于嵌入式系统设计，在altera论坛上开始看到对nios感兴趣的人也越来越多。然而，过分倾向于sopc与dsp builder的应用毕竟不是很好的学习方法。要知道，这些都是一种实现工具，而实现的构思则源于逻辑算法的创造与模仿。在这论点上，硬件描述语言为我们提供一个很好的管道，来表达我们理想的数字系统设计。至于从硬件描述语言到门级电路的转换，则得依靠于合成工具，对各种不同的描述方式提供相对应的门级电路模式。愈精确的描述，才能产生更接近于理想的数字系统，因此一个有异于软件编程的论点出现了，行数越多的设计描述，有时反而让门级电路更为精简。至此，门级电路在可编程逻辑里的实现这关键部分得完全依赖于工具来完成。我们知道时序的吻合将决定一个数字系统的可行性，因此除了精确的硬件描述之外，正确的添加约束可有效的提高数字系统的实现可能性。当我们再为深入的做思考，芯片与芯片的时序如何达到吻合，电路板在什么操作频率上应该把传输线特性作为考究，fan-out与gound bounce的关系应该如何做考虑，trancient current所造成的vcc bounce应该如何解决，这几点都是作为一个数字系统设计师应该有充分了解的。 我们先来探讨fan-out与ground bounce的关系。一般上，我们知道fan-out不能过多，不然会造成不良后果。至于是什么不良后果，一般的解释对初学者来说都不是很明确，甚至有点模糊。我们就从fan-out开始做解释。当一个module的fan-out越大，举例(n MB x 1) Vs (m MB x 8)的记忆体来说，chip的用量也相对减少，因此耗电量也较小。然而，fan-out越大，也代表着同时操作的output pin也随着增大。在数字设计里，每个output pin对0的驱动就是通过自身的GND pin来做current sink。我们知道每个pin都有相应的电感值，而自感就是因应于电流所产生的。因为V=L(di/dt)，所以当fan-out增大，(di/dt)也随着增大；当频率变得越高，(di/dt)也变得更大了。因自感而引起的电压差(V)就造成所谓的ground-bounce。对逻辑0来说，它的区分值是0 - 0.4V左右，因此它的noise margin也比逻辑1来得小。因此，因自感而引起的ground-bouce效应是非常被重视的。至于如何能在fan-out的数量与ground-bounce的控制之间取得平衡点，对于一个数字系统设计师来说，这是不可漠视的。 至于VCC bounce，这则是transcient current所引起的。何谓transcient current？就是逻辑1与逻辑0的转换瞬间，电流从VCC通过Q1与Q2直接传入GND，所引起的瞬间电流增大值。Q1与Q2就是控制逻辑1与逻辑0输出的switching transistor；当输出为逻辑1，Q1为ON，Q2为OFF；当输出为逻辑0，Q1为OFF，Q2为ON。我们知道每个pin都存在相应的电感值，而这瞬间的transcient current就是造成V(di/dt)忽然增高的主要原因，这就是所谓的VCC bounce。一般上，在高速设计里，VCC bounce所造成的负面影响不比ground bounce那般严重，然而它对信号完整性设计的影响是不容忽视的。或许有人会问，为什么VCC bounce会对高速设计有较微的负面影响呢？原因很简单，就是逻辑1的noise margin比起逻辑0来得高，因此对信号的bouncing值有较大的宽容性。我们所熟悉的decoupling capacitor就是针对于transcient current所做的解决方案。好了，现在transcient current解决了，然而，在逻辑芯片数量较多的数字系统里，为数不小的transcient current相加起来对电源又会造成什么程度的影响呢？这我就留在下一篇文章再详细叙述了。对有兴趣深入研究的朋友，我在这里先给个提示，就是你们留意电源输出是不是有一个480uF - 2200uF的capacitor是直接连去GND的。 在一般情况下，ground bounce对逻辑的影响会比vcc bounce来得大，这是因为个别noise margin的不同而造成的。还有，所谓的逻辑影响不是单纯的逻辑错误那么简单，在某些个别情况，逻辑电平往往进入无法分辨为1或0的情况，这跟metastability的情形有点类似，然而，其分别