- 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
- 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
- 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
- 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
系统重构中真值表格式及预处理研究
第26卷第9期 计算机应用与软件 Vol26No.9
09
2009年9月 ComputerApplicationsandSoftware Sep.20
系统重构中真值表格式及预处理研究
蒋 向 辉
(柳州职业技术学院 广西柳州545006)
摘 要 研究了组合逻辑电路和时序电路采集的数据特征,并重点考虑了在没有反馈和带有反馈的两种情况下,对真值表数据表
示形式的要求,确立了适合两种电路模型的真值表数据表示形式。分析了逻辑综合过程以及多次数据采集过程中对真值表数据特
征的要求,提出了一种真值表数据预处理的方法,即将其排序后交给逻辑综合,经测试表明,这种方式能够较大地提高逻辑综合处理
速度。
关键词 真值表 排序 数据格式 重构 反馈 电路模型
ONTRUTHTABLEFORMATANDPREPROCESSINGINSYSTEMRESTRUCTURE
JiangXianghui
(LiuzhouVocationalandTechnicalCollege,Liuzhou545006,Guangxi,China)
Abstract Thecharacteristicsofthedatasampledfromcombinationallogiccircuitandtimingcircuitwerestudied,andthedataformatof
thetruthtablehadbeenconsideredemphaticallyintwokindsofcircumstanceofwithfeedbackandwithoutfeedback,thenthedataformatsof
thetruthtablesuitablefortwokindsofcircuitmodelhadbeenestablished.Thelogicsynthesisprocessandtherequirementsinmultipledata
samplingprocessuponcharacteristicsofthetruthtabledatahadbeenanalyzed.Apreprocessingmethodwasproposed,bywhichthetruthta
bledatawouldbesortedbeforetransferringtothelogicsynthesis.Accordingtothetestresult,thismethodcanraisethelogicsynthesisprocess
ingspeedgreatly.
Keywords Truthtable Sorting Dataformat Restructuring Feedback Circuitmodel
片的输出引脚(组合输出引脚和寄存器输出引脚)带反馈的问
0 引 言 题始终无法找到一种可行的方式进行判别,然而,如果输出引脚
带有反馈,直接会影响到芯片的内部功能,所以在制定真值表的
芯片重构设计中,采集了海量工作数据集之后,需要生成真 格式时必须把反馈问题考虑进去,这样才能保证逻辑综合产生
值表,以便进行逻辑综合得到重构的结果[1,2]。在生成真值表 正确的布尔表达式[5]。
的过程中,需要考虑以下几个问题:对逻辑综合的影响,即逻辑 为了研究的方便,本文将逻辑电路划分为两种类型:组合逻
综合模块是在真值表的基础上进行的,真值表数据格式是否会 辑电路和时序逻辑电路[6]。组合逻辑电路中没有时钟引脚和
影响逻辑综合的正确性;大
您可能关注的文档
最近下载
- 培智数学《10以内的加法》教案(共12课时).doc VIP
- 《建筑装饰工程施工技术》课件——4.2 木龙骨吊顶.pptx VIP
- UBI车险对我国车险行业的影响研究.docx VIP
- J B-T 9168.9-1998切削加工通用工艺守则 齿轮加工.pdf VIP
- 2025至2030中国石油化工行业市场深度分析及前景趋势与投资报告.docx
- 中国UBI车险行业市场前景如何_中国UBI车险行业市场前景分析报告.docx VIP
- 《中考数学专题讲座》.pptx VIP
- 物联网设备安装与调试(中职)PPT完整全套教学课件.pptx VIP
- 社区工作人员一对一谈心谈话记录三篇 .pdf VIP
- AI赋能教育的思考与应用 教师培训课件.pptx VIP
文档评论(0)