74181ALU设计.doc

算术逻辑单元ALU的设计 班 级：计科1201班 学 号：1208030113 姓 名：何志强 设计日期：2014-11-20 西安科技大学计算机科学与技术学院 实验题目 算数逻辑单元ALU的设计 实验目的 设计一个简单的算数逻辑单元，并用Verilog实现，得到仿真波形。 实验设备 安装有modelsim和Quartus2的PC机一台 4.实验原理 算术逻辑单元ALU集成了各种算术运算和逻辑运算部件的功能，包括加、减、乘、除等数值运算、逻辑运算、移位运算等。把这些功能集成在一个逻辑部件ALU之中，使得ALU具有算术运算和逻辑运算功能。这种设计方法可以使得功能比较紧凑，简化对逻辑运算部件和算术运算部件的使用。同时还能最大限度的复用某些逻辑部件，从而减少逻辑电路的使用。 设计ALU首先要对各种算数逻辑运算进行编码。表1为本文设计的处理器实用的ALU功能编码表。 表1 ALU功能编码表 算术逻辑单元ALU的实现 算术逻辑单元ALU的内部详细设计 算术逻辑单元ALU的Verilog的实现 module ALU181A(S,A,B,F,M,CN,CO,FZ); input[3:0] S; input[7:0] A,B; input M,CN; output[7:0] F; output CO,FZ; wire[7:0] F; wire CO; wire[8:0] A9,B9; reg FZ; reg[8:0] F9; assign A9={1'b0,A}; assign B9={1'b0,B}; always @(M or CN or A9 or B9 or S) begin case(S) 4'b0000: if(M==0) F9<=A9+CN; else F9<=~A9; 4'b0001: if(M==0) F9<=(A9|B9)+CN; else F9<=(~A9)&B9; 4'b0010: if(M==0) F9<=(A9|(~B9))+CN; else F9<=~A9; 4'b0011: if(M==0) F9<=9'b000000000-CN; else F9<=9'b000000000; 4'b0100: if(M==0) F9<=A9+(A9&~B9)+CN; else F9<=~(A9&B9); 4'b0101: if(M==0) F9<=((A9+B9)+(A9&~B9)+CN); else F9<=~B9; 4'b0110: if(M==0) F9<=A9-B9-CN; else F9<=A9^B9; 4'b0111: if(M==0) F9<=A9+(~B9)-CN; else F9<=A9&(~B9); 4'b1000: if(M==0) F9<=A9+(A9&B9)+CN; else F9<=(~A9)+B9; 4'b1001: if(M==0) F9<=A9+B9+CN; else F9<=~(A9^B9); 4'b1010: if(M==0) F9<=A9+(~B9)+(A9&B9)+CN; else F9<=B9; 4'b1011: if(M==0) F9<=(A9&B9)+CN; else F9<=(A9&B9); 4'b1100: if(M==0) F9<=A9+A9+CN; else F9<=9'b000000001; 4'b1101: if(M==0) F9<=(A9+B9)+A9+CN; else F9<=A9+(~B9); 4'b1110: if(M==0) F9<=A9+(~B9)+A9+CN; else F9<=A9+B9; 4'b1111: if(M==0) F9<=A9-CN; else F9<=A9; default: F9<=9'b000000000; endcase end assign F=F9[7:0]; assign CO=F9[8]; endmodule ////////////////////////// `include"ALU181.v" module TestA; reg[7:0] a,b; reg[3:0] s; reg m,cn; wire[7:0] f; wire co,fz; initial begin a=8' b=8' s=4'b1001; m=0; cn=0; #2000 a=8' b=8' s=4'b1001; m=0; cn=0; #2000 a