第8节 中央处理器.ppt

* 8.5 多核处理器 多核结构 AMD Opteron 每核有自己的L2Cache CPU0和CPU1通过SRQ通信 * 8.5 多核处理器 多核结构举例 Intel与AMD的四核处理器 * 8.6 处理器举例 Intel Core 2处理器 是一个兼容IA-32结构的Intel 64结构微处理器 CISC特征是主要的，属于CISC结构处理器。 采用14级4流水超标量结构 采用两个Core微结构组成的多核结构 通用寄存器为64位宽，但主要应用其低32位。 连接存储器的外部数据总线宽度为64位，每次可同时传输8个字节； 外部地址总线宽度是36位～40位，故物理地址空间为64GB～1024GB(1TB)。 * 8.6 处理器举例 Intel Core 2处理器 虚拟分页扩展技术、单指令多数据流（SIMD）技术等融入处理器芯片。 分离的指令cache和数据cache 双独立总线结构，基于BTB的分支预测技术、动态执行技术、推测执行技术 宽位动态执行技术（4条流水、宏融合技术） 智能功效管理技术（超细粒度功耗控制） 智能内存访问（内存消歧，高级预取技术） 高级智能Cache * 8.6 处理器举例 Intel Core 2处理器 Core微结构 * 8.6 处理器举例 Intel Core 2处理器 * 8.6 处理器举例 Power PC处理器 PowerPC是IBM联合Motorola和Apple共同推出的典型RISC结构的超标量系列微机; 601是最早推出的32位机,603是面向低端的台式机和便携机，也是32位机； 604是采用了先进的超标量设计技术的面向中档台式机和中、低端服务器的32位机； 620是面向高端服务器的全64位结构的PowerPC。 * 8.6 处理器举例 Power PC处理器 两个特点： 高性能、低价格，且很容易仿真CISC指令集； 适应性强，从嵌入式设备、PC到大规模超级计算机等，Power PC都能够提供整体解决方案 * 运算器＋控制器＋寄存器 图上寄存器的作用，带出CPU的基本功能 * * * 硬件方案 软件设计 阻塞 尽量避免写后读的语句顺序，人工或编译器进行指令乱序 乱序 尽量不出现连续语句的写后读相关 定向转发 限制较少 * 所谓控制相关是当程序执行到条件分支指令的时候，会出现与控制相关的问题。控制相关可以看作是对指令指针寄存器PC的RAW相关问题。 延迟槽法：编译程序编译时，将转移指令前与转移指令无关的n条指令或空指令放入延迟槽；，延迟槽在紧跟在转移指令后 静态预测根据指令的情况，通常转移地址小于当前指令地址，预测为转移命中，如果转移地址比当前指令地址大，则预测转移不被命中 动态预测根据程序历史行为和分支历史行为来协助判断分支是否命中，这是在运行时的判断。 * 超标度为2，四段流水线，除了执行部件有3个，其他各段的资源都是2个 I1执行阶段要两个时钟周期，I3和I4执行阶段需要同一个功能部件 I5的执行要等待I4的结果，I5和I6执行阶段需要同一个功能部件 注意是按序发射按序执行，所以执行阶段，I1没完，I3也不能开始，I4每完I5也不能开始执行 * 超标度为2，四段流水线，除了执行部件有3个，其他各段的资源都是2个 I1执行阶段要两个时钟周期，I3和I4执行阶段需要同一个功能部件 I5的执行要等待I4的结果，I5和I6执行阶段需要同一个功能部件 I2结束后，I3在I1结束前先执行，和I1一起完成 注意发射还是有序的 * 超标度为2，四段流水线，除了执行部件有3个，其他各段的资源都是2个 I1执行阶段要两个时钟周期，I3和I4执行阶段需要同一个功能部件 I5的执行要等待I4的结果，I5和I6执行阶段需要同一个功能部件 加一个窗口来观察可否乱序发射，图中I6先I5发射 * * 8.2 控制器的功能与设计 微程序设计 微指令执行方式 微指令的串行执行 * 8.2 控制器的功能与设计 微程序设计 微指令执行方式 微指令的并行执行 * 8.2 控制器的功能与设计 微程序设计 毫微程序设计（二级微程序设计） 目的是增加微程序的通用性，使微程序便于修改，减少存储空间。 一级用垂直微程序，二级采用水平微程序 垂直微指令寄存器 水平微指令寄存器 微命令 控制存储器1 （微程序） 控制存储器2 （毫微程序） CMAR-1 CMAR-2 +1 转移地址及 起始地址 CMAR：控制存储器的地址寄存器 * 8.2 控制器的功能与设计 动态微程序的设计 静态微程序设计：实现指令系统的微程序固定不变 动态微程序设计：使计算机的指令系统按需要改变，采用这种技术的