第四节_基本数字集成电路.pptVIP

第四章 基本数字集成电路 电子信息工程学院 董素鸽 主要内容 4.1 CMOS反相器 4.2 典型组合逻辑电路 4.3 典型CMOS时序逻辑电路 4.4 扇入扇出 4.5 互联线电容与延迟 4.6 存储器 数字电路基本常识 电路中只存在逻辑高电平与逻辑低电平 逻辑高电平：逻辑1 逻辑低电平：逻辑0 通常认为：低电平近似等于电压0v 高电平近似等于电压VDD 4.1 CMOS反相器 什么是反相器？ 输入为高电平1时，其输出为低电平0 输入为低电平0时，其输出为高电平1 CMOS反相器： 由NMOS和PMOS两个MOS管连接构成的反相器电路。 本小节主要内容 CMOS反相器的结构 CMOS反相器的工作原理 CMOS反相器的静态特性 CMOS反相器的动态特性 CMOS反相器的功耗 CMOS反相器的结构 图4.1 NMOS栅极接高电压时导通，PMOS栅极接低电压时导通 当Vin为低电平，NMOS截止，PMOS导通，VDD与Vout之间形成通路，Vout为高电平 当Vin为高电平，PMOS截止，NMOS导通， VDD与地之间形成通路，Vout为低电平 CMOS反相器的等效模型 其最重要的参数即响应时间，通过等效模型可近似得出，其响应时间与CL的时间常数有关 t(低到高)=RpCL t(高到低)=RnCL 4.1.2CMOS反相器的静态特性 静态特性包含其开关阈值和噪声容限 电压传输特性（VTC） 图4.4 反转点：Vout=Vin，此时的Vout被称为开关阈值 开关阈值？ 噪声容限？ 开关阈值 Vs为Vin=Vout点的输出电压 Vs的公式表示为： 开关阈值 在某些设计中可以利用开关阈值与沟道宽度的关系来调节Vs 图4.5 Vin的零值受噪声影响干扰严重 提高反相器的开关阈值可以得到一个确定的响应 噪声容限 为什么要设置噪声容限？ 图4.4 VTC 输入输出需要在一定的范围内才能保证正确的输出 考虑级联的多级反相器 图4.6 为了避免电路的输出产生异常，必须设置噪声的范围 噪声容限 将VCT图中增益为1的点确定为转折点 第一个点：Vin=VIL Vout=VOUH 第二个点：Vin=VIH Vout=VOUL 当VOLVinVIL 认为输出是有效的高电平 当VIHVinVOH 认为输出是有效的低电平 由此得出噪声容限： NMH=VOH-VIH NML=VIL-VOL 4.1.3 CMOS反相器的动态特性 主要考虑其传输时间 传输时间与器件电容大小有关 CMOS反相器中有哪些电容？ 主要考虑负载电容CL CL主要由三个部分的电容组成 CL=Cself+Cwire+Cfanout Cself为自身负载电容，Cwire为连线电容，Cfanout为扇出电容 1.门扇出电容 由后级门的输入引起的本级门的扇出电容CG 取决于该门驱动的扇出的个数 图4.7 输入电容主要考虑栅极与沟道间的电容CGn与CGp，栅极欲掺杂区重叠部分的电容COL 图4.8 门扇出电容 若将公式中的 定义为栅极电容Cg，在0.13um工艺下： 门扇出电容 将Cg的值代入CG的公式中： 扇出电容为每个CG的总和 2.自身电容 自身电容是指连接到输出端的所有电容之和 包含在自身电容中的有4个重要电容： Cgs，Cgd，Cdb，Csb 因此自身电容包含结电容与栅到漏的交叠电容 3.互联线电容 当连线超过几微米时，需考虑连线电容 连线电容与线长有关 4.延迟时间 延迟时间tPHL,tPLH 假设负载电容CL充放电的平均电流Iavg,LH、Iavg,HL 可得tPHL,tPLH的计算公式为： 4.1.4 CMOS反相器的功耗 功耗越来越重要 功耗由哪些因素产生？ 功耗与电流有关 直流电流（DC），交流电流（AC） 功耗分为静态功耗PDC和动态功耗Pdyn P= PDC +Pdyn 静态功耗PDC 主要由三个电流源造成： 亚阈值漏电、PN结漏电、输出低状态的直流待机电流 两者之和被称为漏电流 Ileak Ileak = Isub +Ipn PDC= （Isub +Ipn）VDD 直流待机电流引起的静态功耗几乎可以忽略 动态功耗Pdyn 主要包含以下电流引起的功耗： 电容充放电产生的功耗 门状态翻转时从电源到地流过的短路电流产生的功耗 干扰噪声引起的功耗 考虑电容充放电的过程： 1.充电 电容CL上将聚集电荷，其值为：Q=CLVDD 2.放电 电容CL上的电荷将消失，其值仍为Q 由此，