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DDS简介 DDS 直接数字频率合成技术（Direct Digital Frequency Synthesis，即DDFS，一般简称DDS）， 是从相位概念出发直接合成所需要波形的一种新的频率合成技术。目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能、多功能的DDS芯片，为电路设计者提供了多种选择。然而在某些场合，专用DDS芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的FPGA器件来设计符合自己需要的DDS电路，就是一个很好的解决方法。 　 　　ACEX 1K器件是Altera公司着眼于通信、音频处理及类似场合的应用而推出的芯片系列，总的来看将会逐步取代FLEX 10K 系列，成为首选的中规模器件产品。它具有如下优点：* 高性能。ACEX 1K器件采 用查找表（LUT）和EAB（嵌入式阵列块）相结合的结构，特别适用于实现复杂逻辑功能和存储器功能，例如通信中应用的DSP、多通道数据处理、数据传递和微控制等。 　 　　* 高密度。典型门数为1万到10万门，有多达49，152位的RAM（每个EAB有4，096位RAM）。 　 　　* 系统性能。器件内核采用2.5V电压，功耗低，能够提供高达250MHz的双向I/O功能，完全支持33MHz和66MHz的PCI局部总线标准。 　 　　* 灵活的内部互联。具有快速连续式、延时可预测的快速通道互连；能提供实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链和实现高速多扇入逻辑功能的专用级联链。 　 　　本次设计采用的是ACEX EP1K50，典型门数50000门，逻辑单元2880个，嵌入系统块10个，完全符合单片实现DDS电路的要求。设计工具为Altera的下一代设计工具Quartus软件。 DDS的工作原理和电路结构 　　DDS以数控振荡器的方式，产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。其中：* 频率累加器对输入信号进行累加运算，产生频率控制数据或相位步进量。 　 　　* 相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y. * 幅度/相位转换电路实质是一个波形存储器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。 　 　　具体工作过程如下：每来一个时钟脉冲，N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加，把相加后的结果 送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据X相加； ????? 另一方面将这个值作为取样地址值送入幅度/相位转换电路（即图1中的波形存储器），幅度/相位转换电路根据这个地址值输出相应的波形数据。最后经数/模转换和低通滤波器将波形数据转换成所需要的模拟波形。 　 　　相位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS合成信号的一个频率周期。 　 DDS输出信号的频率由式(1)给定： =(X/Y)× (1) 例如，我们假定基准时钟为70 MHz,累加器为16位，则： Y=216= 65,536 =70MHz 再假定X=4096,则： =4096/65,536×70 =4.375MHz 可见，理论上通过设定DDS相位累加器位数频率控制字X和基准时钟的值，就可以产生任一频率的输出。 而DDS的频率分辨率定义为：/ Y (2)　　由于基准时钟一般固定，因此相位累加器的位数就决定了频率分辨率。比如上面的例子中，相位累加器为16位，那么频率分辨率就可以认为是16位。位数越多，分辨率越高。/PP利用 FPGA（ACEX EP1K50）设计DDS在用FPGA设计DDS电路的时候，相位累加器是决定DDS性能的一个关键部分。小的累加器可以利用ACEX器件的进位链得到快速、高效的电路结构。然而由于进位链必须位于临近的LAB（逻辑阵列块）和LE（逻辑单元）内，因此长的进位链势必会减少其它逻辑使用的布线资源，同时过长的进位链也会制约整个系统速度的提高。 　 　　另一种提高速度的办法就是采用流水线技术，即把在一个时钟内要完成的逻辑操作分成几步较小的操作，并插入几个时钟周期来提高系统的数据吞吐率。但是流水线技术比较适合开环结构（open-loop）的电路，要用在累加器这样的闭环反馈（close-loop feedback）的电路中必须谨慎考虑，以保证设计的准确无误。 　 　　综合考虑后，这一部分决定采用进位链和流水线技术相结合的办法，这样既能保证较高的资源利用率，又能大幅提高系统的性能和速度。