Stratix 10时钟和PLL用户指南 - Altera.PDF

Stratix 10 时钟和PLL 用户指南 UG-S10CLKPLL 2016.10.31 订阅 反馈 内容 内容 ® 1 Stratix 10 时钟和PLL 概述 3 1.1 时钟网络概述 3 1.2 PLL 概述3 2 Stratix 10 时钟和PLL 体系结构和特性 4 2.1 时钟网络体系结构和特性 4 2.1.1 时钟网络体系结构4 2.1.2 时钟资源6 2.1.3 可编程时钟布线源7 2.1.4 时钟控制特性 8 2.2 PLL 体系结构和特性 10 2.2.1 PLL 特性 10 2.2.2 PLL 使用 11 2.2.3 PLL 体系结构11 2.2.4 PLL 控制信号12 2.2.5 时钟反馈模式 13 2.2.6 时钟倍频与分频18 2.2.7 可编程相移 19 2.2.8 可编程占空比 19 2.2.9 PLL 级联(PLL Cascading)19 2.2.10 时钟切换 20 2.2.11 PLL 重配置和动态相移24 2.2.12 PLL 校准 25 3 Stratix 10 时钟和PLL 实现指南26 3.1 Stratix 10 Clock Control IP 内核26 3.2 Altera IOPLL IP 内核26 3.3 fPLL IP Core 约束26 4 Stratix 10 Clock Control IP 内核参考 27 4.1 Stratix 10 Clock Control 参数27 4.2 Stratix 10 Clock Control 端口和信号 27 5 Altera IOPLL IP 内核参考 29 5.1 Altera IOPLL 参数29 5.1.1 Altera IOPLL 参数 - PLL 选项卡29 5.1.2 Altera IOPLL 参数 - 设置选项卡30 5.1.3 Altera IOPLL 参数 - Cascading 选项卡32 5.1.4 Altera IOPLL 参数 - Dynamic Reconfiguration 选项卡 32 5.1.5 Altera IOPLL 参数 - Advanced Parameters 选项卡32 5.2 Altera IOPLL 端口和信号 33 A Stratix 10 时钟和PLL 用户指南的文档修订历史 34 Stratix 10 时钟和PLL 用户指南 2 1 Stratix® 10 时钟和PLL 概述 ® 1 Stratix 10 时钟和PLL 概述 1.1 时钟网络概述 ® Stratix 10 器件包含用于在架构中通过平衡延迟分布信号的专用资源。这些资源通常用于时钟信 号，也可以用于那些要求低偏移的其他信号。在 Stratix 10 器件中，这些资源被实现为可编程的时 钟布线，以支持各种规模的低偏移时钟网络的实现。 1.2 PLL 概述