半导体数字集成电路测试技术概要(题库.pptVIP

TTL和CMOS电路的扇出是不同的，多数CMOS电路拥有高阻抗的输入结构，其扇出实际上是不受限制的，换句话说，只要时间上足够，一个CMOS的输出能驱动任意多的CMOS的输入。CMOS的输入如同电容，越多的输入连到一起，电容值越大。驱动这个大“电容”的前端的输出就需要足够的时间对其进行冲放电——逻辑0到1的转换时，充电将电平拉高至VIH；1到0的转换时，则放电将电平拉低至VIL。同样，在测试时器件的输出要克服测试系统输入通道上的寄生电容。 第四章.DC参数测试- High Impedance Currents, IOZH/IOZL 高阻电流（High Impedance Currents, IOZH/IOZL） ?????? IOZL指的是当一个低电平（L）施加在一个处于高阻态（Z）的输出管脚（O）上，管脚上产生的漏电流（I）；与之相似，IOZH指的是当一个高电平（H）施加在一个处于高阻态（Z）的输出管脚（O）上，管脚上产生的漏电流（I）。 测试目的 ?????? IOZ测试的目的是确保器件输出管脚被预置为高阻态时，其输出阻抗足够高，或者说管脚能处于“关闭”状态。IOZL测试测量的是处于高阻态时输出管脚到VDD的阻抗，IOZH测试测量的则是输出管脚到GND的阻抗。它们实质上是确定输出管脚关闭时的阻抗满足设计要求，以保证管脚上不会产生高于规格书定义的漏电流。这也是发现CMOS器件制程缺陷的好方法。下表是IOZ定义的例子： Parameter Description Test Conditions Min Max Units IOZ Output Current High-Z VSS ≦, Vout ≦VDD = 5.25V Output Disabled -2.0 +2.0 uA 测试方法 1、? 串行/静态测试法????实施IOZ测试时，施加VDD，运行将器件管脚预处理到高阻态的向量。DC测试系统（如PMU）依次驱动高电平和低电平到某个待测管脚，测量电流值，然后将测量值与规格书中的边界值相比较，并判断测试通过与否。此过程不断重复直到所有的高阻态管脚均测试完毕。测试时确定VDD、VOZ（voltage applied to the output）施加正确，并检查程序中电流边界设定正确与否；此项测试要求设定电流钳制。??? 与之前的DC类测试相似，串行测试法的优点在于能够独立测试每个管脚，缺点也是测试时间的问题。 2、? 并行测试法??? 一些测试系统拥有并行DC测试的能力，如per pin PMU结构的测试系统，用它们进行IOZ测试则简单的多：施加VDD，运行预处理向量，先向所有的待测管脚同时施加低（或高）电平，测量电流值，并将测量值与规格书定义的测试边界相比较，判断测试通过与否；再同时施加高（或低）电平，重复上一操作。 ??????????? 优缺点相信大家都清楚：节省了测试时间，但是测试系统本身成本高 注：a. 之前提到的集体测试法不能运用于IOZ测试。 ?????? b. 测试前仔细阅读相关文档，确定哪些管脚需要测试。 ?????? c. VDD施加VDDmax ；施加到管脚的电平，高对应VDDmax，低对应0V 阻抗计算??? 前面说过，IOZ测试的实质是测量高阻态下的输出管脚的相关阻抗。由欧姆定律R=V/I可知，图中的最小阻抗为2.625Mohm，当实际阻抗低于此值，测试将会fail. 一般来说，CMOS器件的输出阻抗范围在20M-50Mohm之间，因此高阻态下的输出阻抗会更高，基本上远远高于器件规格书中的定义值。 当测试不通过的情况发生，我们首先要找找非器件的原因：将器件从socket上拿走，运行测试程序空跑一次，测试结果应该为0电流；如果不是，则表明有器件之外的地方消耗了电流，我们就得一步步找出测试硬件上的问题所在并解决它，这和我们之前介绍的电流类测试是一致的。 ?故障寻找??? 打开datalogger观察IOZ测量结果，测试某个器件后，其测试结果不外乎以下三种情况：??????? 1．? 电流在正常范围，测试通过；??????? 2.? 电流高于上限或低于下限，测试不通过，但是电流在边界附近或在机台量程之内，偏差较小；??????? 3.? 电流高于上限或低于下限，测试不通过，且电流不在边界附近或在机台量程之外，偏差较大。 第四章.DC参数测试- IOS test 输出短路电流（output short circuit current） ?????? 输出短路电流（IOS），顾名思义，就是输出端口处于短路状态时的电流。下面是一款器件的规格书中关于IOS的部分： Parameter Description Test Conditions Min