emi电磁强干扰设计.pdfVIP

（一）、电子系统设计所面临的挑战 随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事 100MHZ 以上的电路设计，总线的工作频率也已经达到或 者超过50MHZ，有的甚至超过100MHZ 。目前约50% 的设计的时钟频率超过50MHz ，将近20% 的设计主频超过120MHz 。 当系统工作在50MHz 时，将产生传输线效应和信号的完整性问题；而当系统时钟达到 120MHz 时，除非使用高速电路设计知识，否 则基于传统方法设计的PCB 将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电 路设计师的设计技术，才能实现设计过程的可控性。 二）、什么是高速电路 通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的 份量 比如说１／３），就称为高速电路。 实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿 （或称信号的跳变）引发了信号传输的非预 期结果。因此，通常约定如果线传播延时大于1/2 数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于 1/2 的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。 如果反射信号很强，叠加的波形就有可能 改变逻辑状态。 三）、高速信号的确定 上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于 1/2 驱动端的信号上升时间？ 一般地，信号上升时间的 典型值可通过器件手册给出，而信号的传播时间在 PCB 设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时) 的对 应关系。 PCB 板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件 的信号上升时间大约为0.2ns 。如果板上有GaAs 芯片，则最大布线长度为7.62mm。 设 Tr 为信号上升时间， Tpd 为信号线传播延时。如果 Tr ≥4Tpd ，信号落在安全区域。如果 2Tpd ≥Tr ≥4Tpd ，信号落在不确定区 域。如果Tr≤2Tpd ，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。 四）、什么是传输线 PCB 板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot，因为绝缘层的缘 故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB 连线中之后，连线上的最终阻抗称为特征阻抗Zo 。线径越宽，距 电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定 状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的 度将减 小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。 五）、传输线效应 基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。 PDF created with pdfFactory Pro trial version ·反射信号Reflected signals ·延时和时序错误Delay Timing errors