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FPGA基本设计流程 首先建立工作库目录，以便设计工程项目的存储。注意不要将文件夹 1 建立工作库文件夹和编辑设计文件 1.1 新建一个文件夹（注意文件夹不能用中文，也不要用数字） 任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被EDA软件默认为工作库（Work Library）。一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。在建立了文件夹后就可以将设计文件通过Quartus?II的文本编辑器编辑并存盘，这里新建文件夹在E盘中，取名为 jsq，则其路径是e:\jsq。步骤如下： 1.2 源程序输入 打开计算机桌面上图表，选择菜单File→New，出现如图1所示见面，在New窗口Device Design Files中选择编译文件的语言类型，这里选择VHDL File,选好后用鼠标左键点击OK，出现源程序输入窗口如图2所示（以十进制为例）。 图1 选择编译文件的语言类型 图2 源程序输入窗口 源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; --计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN --检测时钟上升沿 IF EN = 1 THEN --检测是否允许计数（同步使能） IF CQI 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHERS =0); --大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; --计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; --将计数值向端口输出 END PROCESS; END behav; 1.3 文件存盘 选择File→Save As命令，找到已建立的文件夹e:\jsq，存盘文件名应与实体的名字一致，即CNT10，其见面窗口如图3所示 图3 文件存盘 单击“否”按钮，则按以下方法进入创建工程流程。 2. 创建工程 2.1打开建立新工程管理窗 选择File→New Preject Wizard工具选项创建设计工程命令，即弹出“工程设置”对话框如图4所示，单击对话框最上一栏有侧的“…”按钮，找到文件夹e:\jsq，选种已存盘的文件CNT10，再单击打开按钮，既出现如图4所示的设置情况。对话框中第一行表示工程所在的工作库文件夹，第二行表示此项工程的工程名，第三行表示顶层文件的实体名。 图4 New Preject Wizard创建工程CNT10 2.2 将设计文件加入工程中 单击图4中下方的Next按钮，出现如图5所示的对话框，在弹出的对话框中单击File name栏的按钮，将与工程相关的所有VHDL文件加入此工程，加入完成后点击Next按钮。 图5 将所有的工程VHDL文件加入此工程图 2.3 选择仿真器、综合器和目标器件的类型 点击图5中Next按钮，即弹出如图6所示的仿真器和综合器及目标器件对话框。其仿真器和综合器及目标器件设置如图6所示。设计完成后点单击Finish按钮。 图6 仿真器和综合器类型设置图 3. 编译前设置 选择FPGA目