组合逻辑电路及VHDL基本语法.ppt

陳慶逸、林柏辰編著---文魁資訊 VHDL數位電路實習與專題設計 組合邏輯與VHDL基本語法 VHDL數位電路實習與專題設計 文魁資訊-UE301 內容大綱 2-1 邏輯閘與邏輯電路 2-1-1 基本邏輯閘 2-1-2 布林代數方程式與笛摩根定理 布林代數方程式 2-1-3 積之和型式的邏輯電路 2-2 邏輯閘與邏輯電路 2-2-1 VHDL的基本架構 VHDL程式簡例 VHDL 的電路單體(Entity) VHDL的電路架構( Architecture) 以「Architecture..of..IS...Begin..End」來表示 用以描述ENTITY所涵蓋的電路行為特性和動作 2-2-2 資料型態與運算子 資料物件 常數（Constants） 在VHDL語言中，我們將固定值宣告成常數 ，它類以C語言中以#define來設定常數值的作法。 例如:Constant A: Std_logic_vector(3 downto 0):=“0011”; 訊號（Signals） 訊號可以用來宣告所有元件內部的信號線或內接腳位 。 例如: Signal A：Std_Logic_vector(4 downto 0); Signal temp: bit_vector(0 to 3); 變數（Variables） Variable temp: Std_logic:= ‘0’; Variable temp: Std_logic_Vector( 3 downto 0); Variable A,B:Boolean:=False; 2-2-2 資料型態與運算子 資料型別 邏輯訊號 在邏輯訊號中，我們用std_logic和bit來宣告邏輯位元，另外用std_logic_vector和bit_vector來宣告多位元的邏輯訊號。 在VHDL中，標準邏輯（STD_LOGIC）訊號型式定義是： 2-2-2 資料型態與運算子 在VHDL語法中，一群BIT即可以構成Bit_Vector，而一群Std_Logic也可組成Std_Logic_Vector序列。 2-2-2 資料型態與運算子 數值訊號 整數:VHDL語言中的整數數值範圍從到，它是以32位元的bit_vector來定義整數的範圍的。 例如: Signal A：Integer; --32位元數值宣告 Signal B,C：Integer range 0 to 7; -- 3位元數值宣告 Variable INT_S:Integer; --32位元數值宣告? 無號整數(UNSIGNED)序列宣告: 宣告成整數的訊號是一種數值型式，跟宣告成位元(bit、bit_vector)型式的邏輯訊號事實上是不能夠直接作資料互換的；在VHDL語言中另外提供了Unsigned指令宣告，它同時具有邏輯和數值的特性，因此既可作邏輯處理又可作數值運算。 例如: Signal A：Std_logic; Signal B,C：Unsigned(3 downto 0); 2-2-2 資料型態與運算子 運算子 邏輯運算子 關係運算子 算術運算子 2-3-1指定敘述(ASSIGNMENT STATEMENT) 訊號指定敘述(Signal Assignment Statement) A=B; --將訊號B傳遞到A A=B after 10ns ; --訊號B延遲10ns後再傳遞到A 2-3-1指定敘述(ASSIGNMENT STATEMENT) 變數指定敘述(Variable Assignment Statement) 變數這種資料物件限用在過程（Process）敘述裡，其存在是為了運算上的方便性，它是運算中的中間借用變數，並不代表任何的記憶元件或信號線；在變數值的設定上，它使用“:=”這個符號來代表它是一種瞬間設定。 2-3-2 條件式訊號指定敘述 條件式的訊號設定敘述：When-Else 2-3-3 選擇式訊號指定敘述 選擇式的訊號設定敘述：With-Select-when 2-4-1 解碼器(Decoder) 二對四解碼器 2-4-2 多工器與解多工器 四對一多工器 2-4-2 多工器與解多工器 一對四解多工器 2-4-3 編碼器(Encoder) 四對二編碼器 2-4-3 編碼器(Encoder) 優先權編碼器 2-5-1 半加法器（Half Adder） 2-5-2 全加法器 (