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异步通信控制器 一 实验要求：1）掌握状态机的原理与设计方法； 2）了解异步通信的原理和特点； 3）掌握异步通信接口的设计方法； 二 试验报告： 设计思路： 在具体用vhdl语言实现异步通信控制器的过程中，我的总体思路是按照实验内容设计要求将整个程序的设计分为三个模块，第一部分是异步发送电路tx..vhd ；第二部分是接收电路的设计 rx..vhd ；第三部分是通信控制器 control.vhd 。 其中，第一个模块异步发送电路tx.vhd，包括发送缓冲寄存器 Tx Buffer 和发送移位寄存器 Tx Shifter ；第二个模块接收电路 rx..vhd 包括接收移存器Rx Shifter和接收缓冲器Tx Buffer ；第三个模块通信控制器包括四个部分，异步发送电路，接收电路，命令寄存器，状态寄存器。 第一个模块，异步发送电路tx.vhd，实现数据的并变串变换 输入文件： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity tx is port(reset:in std_logic; ――置位信号； txc: in std_logic; ――接收时钟； wr: in std_logic; ――写数据信号； d_in: in std_logic_vector(7 downto 0); ――输入八位数据； txd: out std_logic; ――发送数据线； tbe: out std_logic); ――发送缓冲器的指示位； end; architecture example of tx is signal buf: std_logic_vector(7 downto 0); ――8位发送缓冲寄存器； signal shift: std_logic_vector(8 downto 0); ――9位发送移位寄存器； signal lts: std_logic; ――Tb数据装入Ts信号； begin p1:process(txc) ――tbe置1请求发送下一数据，置0 ，TB数据装入TS； begin if(reset=1)then tbe=1; elsif(txcevent and txc=1) then if (wr=1) then buf=d_in; tbe=0; lts=1; elsif(lts=1) then tbe=1; lts=0; end if; end if; end process; p2:process(txc) ——发出写信号后，通过移存器发送串行数据，包括起始位0和停止位1； begin if(reset=1)then txd=1;shift=111111111; elsif (txcevent and txc=0) then if (lts=1) then shift(8 downto 1)=buf; shift(0)=0; else shift(7 downto 0)=shift(8 downto 1); shift(8)=1; txd=shift(0); end if; end if; end process; end; 仿真波形： 读入数据AA(101010101),BB的仿真结果如下： 第二个模块，接收电路rx.vhd , 实现数据的串并变换 输入文件： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rx is port (reset: in std_logic; ――置位信号； rxd: in std_logic; ――接收数据线； rxc: in std_logic; ――接收时钟； re: in std_logic; ――读接收数据信号； re_s: in std_logic; ――读状态寄存器信号，置1后使oe,pe,fe清零； fe_s: out std_logic; ――帧错误信号； pe: out std_logic; ――奇偶校验信号； oe: out std_logic