verilog 条件语句例程.pptVIP

　　【例】同时由两个时钟沿：clk1上升沿和clk2下降沿进行控制的8位移位寄存器。 module 8bits_shift_register(d_in，d_out，clk1，clk2)； input clk1，clk2，d_in； output d_out； reg d_out； //d_out保存1bit reg[1:7] data； // reg[1:7]保存其余7bits reg[1:4] i ； // i用于循环计数 always @( posedge clk1 or negedge clk2) begin d_out=data[1]； for ( i=1；i7；i=i+1) data[i]=data[i+1]； data[7]=d_in； end endmodule;编译的警告;module shift_regester(data_in,data_out,clk1); input data_in,clk1; output data_out; reg[1:7] reg_data; reg data_out; integer i; always@( negedge clk1 ) begin data_out=reg_data[1]; for(i=1;i=7;i=i+1) reg_data[i]=reg_data[i+1]; reg_data[7]=data_in; end endmodule;;6.5 条件语句;6.5.1 if-else条件语句 ;例如下面这条条件分支语句： if(enable == 1) out = data_in； 在执行时就会根据条件表达式“enable==1”是否成立来决定 是否执行赋值语句“out=data_in；”：如果enable取值为 “1”，则赋值语句得到执行，输出信号out得到data的值；如 果enable的值为“0”、“x”或“z”(取值不为“1”)，则不 执行指定的赋值语句，输出信号out保持原有值不变。 (2) 使用形式2： 　　if ( 条件表达式 ) 语句或语句块1 　　else 语句或语句块2 　　这种形式的条件分支语句将以如下方式得到执行： 　　? 如果指定的“条件表达式”成立(也就是这个条件 表达式的逻辑值为“1”)，则执行条件分支语句第一行所指 定的“语句或语句块1”，然后结束条件分支语句的执行。 　　? 如果“条件表达式”不成立，则执行由条件分支语 句内第二行的else项所指定的“语句或语句块2”，然后结 束条件分支语句的执行。;????一条带有else选项的if语句映射到硬件上，通常形成的是一个多路选择器（MUX） 例如，下面这条条件分支语句： if(select==1) out=input1； else out=input0； 在执行时会根据条件表达式“select==1”是否成立来 决定执行两条过程赋值语句中的哪一条。如果select 取值为“1”，则第一行if这一项所指定的赋值语句 “out=input1；”得到执行，输出信号out得到input1的 取值；如果select取值不为“1”(取值为“0”、“x”或 “z”)，则执行第二行else项所指定的赋值语句 “out=input0；”，输出信号out将得到input0的取值。 ;　　(3) 使用形式3： if (条件表达式1) 语句或语句块1 else if (条件表达式2) 语句或语句块2 …… else if (条件表达式n) 语句或语句块n else ? 语句或语句块n+1 　　在这种使用形式中一共出现了n+1个条件分支项，其中每个分支项都指定了当该分支项的条件满足时所要执行的操作。;　　在执行这种形式的if-else条件分支语句时，将按照各分支项的排列顺序对各个条件表达式是否成立作出判断，当遇到某一项的条件表达式成立时，就执行这一项所指定的“语句或语句块”。比如假设“条件表达式m”成立，那么就执行“语句或语句块m”。 　　如果所有的条件表达式都不成立，则执行最后的else项(这一项没有给出条件表达式)所指定的操作(语句或语句块n+1)。 　　这种形式的if-else条件分支语句实现了一种多路分支选择控制。 　　比如在例6-21给出的模块中就使用了这种形式的if-else条件分支语句。;　　【例6-21】第三种形式的if-else条件分支语句。 module sel_from_three(q，sela，selb，a，b，c )； input sela，selb，a，b，c； output q； reg q； always @(sela or