桂电信科计算机组成原理实训-半加器实验.doc.docVIP

计算机组成原理实验报告 实验名称 半加器和全加器设计开发 实验日期 2016年6月 学生姓名 *** 学号 1451400*** 班级 1451400* 实验目的 1、掌握MAX＋PLUSⅡ开发软件的安装和使用方法，能够初步运用此软件进行程序的编写、编译、逻辑综合和优化，以及进行功能和时序仿真 2、掌握利用此软件进行程序的下载和适配以及与EDA 实验开发箱相结合进行硬件验证的方法 3、掌握半加与全加的原理 实验内容 熟知MAX+plusII设计流程 设计一个半加器和一个全加器 实验仪器及元件 半加器：2个input A、B；一个AND2；一个XOR；两个output。 全加器：3个input ain、bin、cin；两个设计好的半加器元件；一个OR2；两个output。 实验 原理及电 路图 半加器原理：只求本位和，不考虑低位的进位。实现半加操作的电路叫做半加器。 状态表 A B 0 0 0 1 1 0 1 1 C S 0 0 0 1 0 1 1 0 A、B为两个加数，C为向高位的进位，C=AB， S为半加和。 全加器原理：加数、加数以及低位的进位三者相加称为“全加”，实现全加操作的电路叫做全加器。 Ai Bi Ci-1 Si Ci 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 Ci-1：来自低位的进位 Ci：来自高位的进位 实验过程及 结果记录 半加器基本实验步骤： 为本项工程设计建立文件夹（文件夹名不能用中文和空格），文件夹取名adder； 打开MAX+PLUS II，输入设计项目和存盘，新建设计文件，选择打开原理图编辑器； 点击鼠标右键，出现窗口选择“Enter Symbol”输入一个元件，在接下来的窗口中输入元件名，点击OK就可以出现实验所需的元件； 将得出的元件在原理编辑窗口连接好，成为一个半加器； 下面给出我实验中做出的半加器原理图： 将半加器原理图存盘（存在第一步新建的文件夹中）、将设计项目设置成工程文件并对其进行编译。 接着进行时序仿真，打开窗口选择波形编辑器文件后列出并选择需要观察的信号节点，在Options菜单中消去网格对齐Snap to Grid的选择，然后选择60微秒的仿真时间区域就可以为输入信号设定必要的测试电平或数据，保存仿真波形文件； 选择并运行仿真器。 下面给出实验中我得出的半加器h_adder.gdf的仿真波形，分析观察波形： 为了精确测量半加器输入与输出波形间的延时量，打开时序分析器； 包装元件入库：将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路径指定的目录中以备后用。 管脚分配，可自动分配也可手动分配，分配完成后再编译一次。半加器完成。 全加器基本实验步骤： 全加器基本实验步骤与半加器基本实验步骤是基本一样的，从实验原理知道，一个全加器是由两个半加器和其他元件组成的，所以在进行加入元件时，元件名为h_adder，可以出来半加器，再与其他元件连接起来可得全加器原理图； 下面给出我实验中做出的全加器原理图： 再重复进行半加器波形图生成的步骤，可得全加器波形图，观察输出波形的情况： 最后引脚分配、编译并编程下载，全加器完成。 实验结果 分析 实验过程中要准确的对半加器和全加器原理图进行构造和连接，否则在编译的时候程序会提醒有警告或者错误，就无法正确实现半加器、全加器的功能。 分析半加器波形图可以看到，在对A、B进行电位编辑后，运行可自动得出CO、SO。比如第一段（0~~50us左右），B和A都为高电平，所以对应的C为高电平、S为低电平，与半加器的原理是相符的；分析全加器波形图，第一段（0~~4.0us时），cin为高电平、bin为高电平、ain为低电平，编译后自动输出的sum为低电平、cout为高电平，对照全加器状态表后可得，实验波形与原理同样也是相符的。 思考 半加器没有接收进位的输入端，全加器有进位输入端，在将两个多位二进制数相加时，除了最低位外，每一位都要考虑来自低位的进位，半加器则不用考虑，只需要考虑两个输入端相加即可。所以根据其特点可以有不同作用。 收 获 感 想 主要的步骤老师都给我们认真的讲授和实践过一遍，我们根据实验步骤和自身的理解自己动手做半加器和全加器原理图和波形图。实验过程中主要出现的问题在波形图的编译上，把相应的输入引脚的输入信号弄好后，无法运行仿真器，解决办法则是在前面的工程文件再