数字电路和逻辑设计第四章.pptVIP

第4章 时序逻辑电路 ; 4.1.2 时序逻辑电路的表示方法 ;4.1.3 时序逻辑电路一般分类;4.2 触 发 器;3．触发器的分类 （1）按照电路结构和工作特点分类 此分类有基本触发器、同步触发器、主从触发器和边沿触发器。 基本触发器：在这种电路中，输入信号是直接加到输入端的。它是触发器的基本电路结构形式，是构成其他类型触发器的基础。 同步触发器：在这种电路中，输入信号是经过控制门输入的，而管理控制门的信号是时钟脉冲CP信号，只有在CP脉冲信号到来时，输入信号才能进入触发器，否则就会被拒之门外，对电路不起作用。 主从触发器：为了克服同步触发器存在的缺点，对其改进后得到主从触发器。先把输入信号接收进主触发器，然后再送给从触发器并输出，整个过程是分两步进行的，具有主从控制特点。 边沿触发器：为了进一步解决主从触发器存在的缺点，从而出现了边沿触发器，在这种触发器中，只有在时钟脉冲的上升沿或下降沿时刻，输入信号才能被接收，进一步减少了被干扰的机会。 （2）按照在时钟脉冲控制下触发器的逻辑功能的不同分类 根据此分类方法，时钟触发器可分为RS触发器、JK触发器、D触发器、T触发器和T / 触发器五种类型。 此外，还有一些其他的分类，如按是否集成有分立元件触发器和集成触发器之分；按使用的开关元件不同，有TTL触发器和CMOS触发器之分。 ;4.2.2 基本RS触发器;（2）接收信号的过程 若触发器处在0状态时，我们在S端送入一个输入信号—加一个负脉冲，则电路将迅速地转换，翻转到1状态。触发器便完成了由0状态到1状态的转换。此时即使撤消输入信号，触发器也能保持1状态，而不会返回0状态。因此常把加在输入端的负脉冲叫作触发脉冲。;3．特性表和卡诺图 把触发器接收信号之前的状态称为现态，用Qn和 来表示；用Qn+1和 来表示触发器接收信号以后的状态，称为次态。那么Qn+1和Qn、R、S之间的逻辑关系可以用所谓的状态转换表（又叫作特性表）来表示。;0;4.2.3 同步RS触发器;Qn ;状态图-----圈内表示触发器的状态0和1，其他数字表示RS的组合，箭头表示现态向次态的转换方向。;4.2.4 集成触发器（D 触发器、JK 触发器、T 触发器） 各种结构形式的触发器都是在基本RS触发器的基础上不断改进电路设计后形成的，集成触发器通过采用特殊的电路结构，如主从式结构、或维持—阻塞式结构，改电平触发方式为边沿触发方式等，使触发器只在时钟脉冲的上升沿（CP由低电平向高电平的跳变）或时钟脉冲的下降沿（CP由高电平向低电平的跳变）响应激励信号，实现状态转换，克服了空翻现象，提高了抗干扰能力。;（3）特性表 ;（5）主要特点 ① 主从触发器具有“主从”结构，并以“双拍”方式工作。;2．集成边沿JK触发器 （1）惯用符号;（4）主要特点 ① 时钟脉冲边沿触发。在CP上升沿或下降沿瞬间，加在J端和K端的信号才会被接收。 ② 抗干扰能力极强，工作速度很高 。只要是在CP脉冲触发沿瞬间J、K的值是稳定的，触发器就能够可靠的按照特性方程更新状态。在其他时间里，J、K不起作用。又由于是边沿触发，所需要输入信号建立时间和保持时间都很短，所以工作速度快。 ③ 功能齐全，使用灵活方便。 ;（2）特性方程 Q n+1=D CP=1期间有效;（5）主要特点 ① 时钟电平控制，无约束问题。 时钟电平控制，在CP=1期间，若D=1则Q n+1=1；若D=0则Q n+1=0，根据输入信号D取值不同，触发器可置1，也可置0??? ② CP=1期间输出状态跟随输入信号，下降沿到来时锁存。;（3）特性表;CP; （4）状态图 ;4.2.5 集成触发器系列简介及使用说明 ;（2）特性表; 2．TTL集成边沿JK 触发器74LS112 ;（2）特性表 ;4.3 同步时序逻辑电路的分析 ;4.3.2 同步时序逻辑电路的分析实例 ;状态表;④ 画时序图 ;例2 试分析图示的时序逻辑电路。 ;1）当X =0时 ;2）当X=1时 ;Q;⑦ 有效状态、有效循环、无效循环、能自启动和不能自启动的概念