EDA技术和应用(陈新华)第5章.pptVIP

第5章 硬件描述语言Verilog HDL;5.1 Verilog HDL语言简介 5.2 Verilog HDL的特点 5.3 Verilog HDL重要的功能和概念 5.4 Verilog HDL的语法规定与常规要素 5.5 Verilog HDL代码基本结构 5.6 Verilog HDL结构说明语句 5.7 Verilog HDL的语句顺序与并行执行 5.8 Verilog HDL不同抽象级别的模型 5.9 Verilog HDL仿真语句 5.10 数字电路Verilog HDL系统设计;5.1 Verilog HDL简介;5.2 Verilog特点;5.3 Verilog HDL重要功能和概念;Verilog HDL8种行为描述语言;5.4 Verilog语法规定与常规要素;Verilog 语义要素;标识符。可以使用大小写字母、和下划线开头，可以包含数字、字母、$符。合法的标识符：shift_reg_a，bus_index 非法的标识符：34net、a*b_net 系统任务和系统函数。以$开头，提供一种封装好的行为。常见的有：$display,$finish,$hold等。 编译命令。以“`”反引号开始的标识符是编译器指令。如`define, `ifdef ;值集合0,1,x,z 参数。用于定义时延和变量宽度。 数据类型：有两种： 线网类型（net）结构化元器件间的物理连线。Wire、tri等。 寄存器类型（reg）抽象的数据存储单元。Reg、integer。 ;5.5 Verilog HDL代码的基本结构;;Verilog运算符和优先级;Verilog HDL门级结构描述;Verilog HDL行为建模语句;过程性赋值 只能对寄存器类型的变量赋值。;阻塞赋值;If条件语句;case条件语句;Casez，将高阻忽略 Casex，将高阻和未定x均忽略不计。 循环语句：forever、repeat、while、for;5.6 Verilog HDL的结构说明语句;initial语句 task和function语句分别用来由用户定义任务和函数 task 任务名； //任务定义 端口及数据类型声明语句； 其他语句； endtask;5.7 Verilog HDL语句的顺序执行与并行执行;续;5.8 Verilog HDL模块的种类和描述;门级描述;以上两种描述的逻辑电路;5.9 Verilog HDL仿真语言;Verilog HDL仿真语句的基本任务;5.10常用数字电路的Verilog HDL系统设计;数据比较器 ;编码器 ;2、时序逻辑电路系统设计;摩尔型有限状态机 ;摩尔型串行加法器 ;八位计数器