关于3DIC集成硅通孔TSV互连.doc

3 D I C集成与硅通孔(TSV)互连 摘要：介绍了3维封装及其互连技术的研究与开发现状，重点讨论了垂直互连的硅通孔(TSV) 互连工艺的关键技术及其加工设备面临的挑战．提出了工艺和设备开发商的应对措施并探讨了 3DTSV封装技术的应用前景。 关键词：3D封装；芯片互连；深硅刻蚀；硅通TL(TSV)；Tsv刻蚀系统 3D IC Stacking with TSV Interconnect Abstract：The status quo of both research work and its development of 3D package and interconnect technique is reviewed in this paper．and focus on the key technique of perpendicularity interconnected silicon through hole(TSV)technology and the facing challenges of it’s processes equipment．At the end，bring forward the response measures for technology and equipment venders and explore the application perspective of 3D TSV package technique． Keywords：3D package；Die interconnect；Deep silicon etching；Through·-silicon··via；TSV etch system 近年来，叠层芯片封装逐渐成为技术发展的主 术，将芯片边缘的I／O端都连接到封装基板上。但 流。叠层芯片封装技术，简称3D封装，是指在不改 随着电路密度和复杂性的持续增长，以及由此引发 变封装体尺寸的前提下，在同一个封装体内于垂直 的互连过程中信号拥堵情况的加剧，使得采用这种 方向叠放两个以上芯片的封装技术，它起源于快闪 方法还是无法解决频宽和功耗问题。最新的3D叠 存储-器(NOIUNAND)及SDRAM的叠层封装。 层芯片技术采用直接穿过有源电路的多层互连结 随着CMoS工艺开发的不断发展，继续等比 构，有望显著提高系统性能。 例缩小的局限越发明显，系统设计师们开始越来越 在传统的集成电路技术中，作为互连层的多层 多地转向多芯片封装，而不是继续依赖在单一芯片 金属位于2D有源电路上方，互连的基本挑战是全 上集成更多的器件来提高性能。为了在叠层芯片封 局互连的延迟，特别随着等比例缩小的持续进行， 装中实现多芯片问的互连，目前仍采用引线键合技 器件密度不断增加，延迟问题就更为突出。为了避  免这种延迟，同时也为了满足性能、频宽和功耗的 芯片堆叠的互连 要求，设计人员开发出在垂直方向上将芯片叠层 的新技术，这样可以穿过有源电路直接实现高效 从图l可知，芯片间的互连是采用金丝球焊的 互连。 方式来完成的，这要求金丝球形成高度必须小于 向3D集成的转化还可以降低功耗。据报道， 75斗m，当多个芯片堆叠时，对金丝球焊的要求更 ⅢM在90 ilin节点的微处理器工艺中互连的线长 高，即要求金丝球焊的高度更低。MEC、Fratm- 度约为15 Iilill，该处理器50％以上的有源开关功耗 hofe．Berlin和富士通等公司联合推出“聚合物中芯 都用于驱动互连线，并且90％以上的功率实际上是 片”工艺，它不采用金丝球焊，而采用硅垂直互连的 由10％的长互连线消耗的。但通过采用3D架构， 直接芯片／圆片堆叠，将芯片减薄后嵌入到薄膜或 可以将芯片折叠到它自己的上面，减小了互连线长 聚合物中，见图2。它的关键技术是：①通孔，采用 度，这样不仅会极大地提高电路性能，还会极大地 DP4E(深反应离子刻蚀)制备硅孔，如采用SF6快速 降低电路的功耗。 刻蚀硅，在多工艺部的各向异性刻蚀过程中可使用 手机和其他一些应用需要更加创新的芯片级 C，。钝化通孔侧壁；②通孔填注，在300℃下用 封装(CSP)解决方案。起先，小于0．8 mm间距的 TEOS CVD淀积Si02绝缘层，然后淀积TiN／Cu或 CSP和密间距球栅阵列封装(FaGA)已经能够满足 TaN，Cu；③圆片与圆片或芯片与圆片之间精确对 要求。但是，PCB板和封装转接板的布线限制规定 准，目前最好的对准精度为±1～±2斗m，它限制 0．50或0．40 mm是CSP封装最小的实用间距，这 了该技术的广泛应用；④圆片与圆片键合，可采用 使得在石和Y方向上提高封装密度非常困难。现在 硅熔法、聚合物键合法、直接