教案cpld实现时序电路.pptVIP

CPLD实现时序电路 * Xilinx ISE 设计步骤 设计输入（HDL或ECS） 综合（Synthesize） 实现（Implementation） 下载验证 * 电路设计要求 实现一个计数器，计数结果显示在数码管上： 数码管最低位b0进行十进制计数(cp=0.1s)； 数码管b2 b1进行二十四进制计数(cp=1s)； 数码管最高位b3进行十进制计数(cp=24s)。 * 模块设计 计数脉冲产生电路（T =0.1s） 十进制计数器 二十四进制计数器 数码管动态显示 4位四选一数据选择器 * 计数脉冲产生电路（T =0.1s） 实验板上晶振频率为11.0592MHz，采用21位加计数器，从21‘h179000到21’h87000（注：最高位进位丢弃），从而最高位可获得50%占空比的0.1秒脉冲。 1 module cp100ms(clk, cp,shifter); 2 input clk; //11.0592MHz 3 output cp; //提供50%占空比的0.1s脉冲 4 output [1:0]shifter; //提取可供动态显示位轮巡的编码数据 5 reg [20:0] count; //内部申请21位寄存器，实现大分频 6 7 always@(_____________) //clk下降沿触发行为 8 begin 9 if _________; //如果count现态等于16进制数86FFF， 10 _______; //count次态赋值16进制数179000； 11 else 12 _______; //count次态为现态加1； 13 end 14 15 assign _______; //位count[20]是q=50%的reg型，cp引脚是wire型 16 assign _______; //位count16~15赋给shifter，用于数码管位选 endmodule * 十进制计数器 1 module cnt10(clk, cnt); 2 input clk;//时钟输入,这段代码具有通用性,使用2次 3 output [3:0] cnt; //十进制技术输出 4 reg [3:0] cnt; //输出端寄存器型声明 5 6 always@(_________) //clk下降沿触发行为 7 begin 8 if _______; //如果cnt现态等于9，次态置0 9 else _; // cnt次态为现态加1 10 end 11 endmodule * 二十四进制计数器 1 module cnt24(clk,cnt24h, cnt24l); 2 input clk; //时钟输入，这段代码具有通用性， 3 output [3:0] cnt24h, cnt24l;//十进制技术输出 4 reg [3:0] cnt24h, cnt24l; //输出端寄存器型声明 5 6 always@(_____________) //clk下降沿触发行为 7 begin 8 if ______________//如果cnt24=23， 9 __________ //cnt24=0 10 else if _______ //如果cnt24低位=9 11 begin 12 ______ //低位复位到0 13 _______//高位加1 14 end 15 else ________ //低位加1 16 end 17 endmodule * 数码管动态显示 1 module DynSevenDrv(shifter, key, seg7led, bit4sel); 2 input [1:0] shifter; //决定当前显示位的编码数据 3 input [3:0] key; //数码管显示的数值 4 output [7:0] seg7led; //显示段码 5 output [3:0] bit4sel; //位选通信号 6 reg [7:0] seg7led; 7 reg [3:0] bit4sel; 8 9 always 10 begin 11 case(key) //对需要显示的数据进行7段译码 12 4h0: ________ 13 4h1: ________ 14 4h2: ________ 15 4h3: ________ 16 4h4: ________ 17 4h5: ________ 18 4h6: ________ 19 4h7: ________ 20 4h8: ________ 21 4h9: ________ 22