0.18μm数字CMOS工艺下的高增益运算放大器设计.pdfVIP

第27卷增刊 半导体学报 V01．27 Supplement 2006年12月 CHINESEJOURNALOFSEMICoNDUCToRS Dec．，2006 放大器设计 王 晗+ 叶 青 (中国科学院微电子研究所，北京100029) 摘要：基于SMIC0．18“m数字CMOS工艺，设计了一种基于增益增强技术的折叠式共源共栅运算放大器，并采用 衬底校准技术增大了运放的输入摆幅，可用于13位30MHz采样频率的流水线模数转换器，分析了受流水线性能 限制的运放性能．仿真结果表明运放在1V的输入摆幅下开环增益大于100dB，8．5pF负载电容下单位增益带宽为 322MHz，功耗仅为1．9mw． 关键词：CMOS；运算放大器；折叠式共源共栅；增益增强；衬底校准；流水线模数转换器 EEACC：1205；1220 中图分类号：TN402 文献标识码：A 文章编号：0253．4177(2006)SO一0318—04 1 引言 益增强技术仍然面临对器件失配敏感的问题．另外 一个问题是这种技术会造成低摆率，从而使建立时 随着大规模集成电路技术的高速发展，高性能 间较长． 运算放大器已经广泛应用于高速高精度模数转换器 本文针对高速流水线A／D转换器，对折叠式共 converters，ADCs)中，是高性源共栅结构进行了分析，优化了其开环增益和动态 (analogue．to．digital 能流水线ADC中的核心单元电路之一，其性能直 范围，并采用衬底校准技术增大了输入摆幅．使用 接影响到A／D转换器的整体性能．所以，高性能运 SMIC 0．18tlmLogic 算放大器的设计一直是模拟集成电路设计研究的热 模拟设计了差动输出摆幅为1V，增益大于lOOdB 点之一． 的运算放大器，可用于13位30MHz采样频率流水 不同于模拟集成电路，数字电路系统的性能随 线A／D转换器的开关电容2倍增益级电路中． 着器件沟道长度的减小而增强．在深亚微米工艺中， 相当数量的片上系统(system．on．a．chip，SOC)需要 2运算放大器性能要求 在大规模数字电路的基础上集成模拟电路．但是采 用数字工艺的模拟电路面临相当严重的问题，首先 在每级1．5位流水线A／D转换器中，每一级的 随之而来的是沟道击穿电压的下降(当沟道长度小 输入信号与数模转换模块(MDAC)的输出信号之 于0．4”m时一般低于IOV)以及晶体管本征增益的 差经过2倍增益级放大电路和采样保持电路，再进 减小(一般低于30)，除此之外，晶体管的阈值电压入下一级[3]．采用的两倍增益级放大电路的输入输 远远低于电源电压降低的速度．因此，采用数字深亚 出电压关系为： 微米工艺实现高性能模拟电路很具有挑战性． (1)… 文献[1]中采用电导消除技术(conductance 瓷V=南AFi。 1+ cancellation 其中 technique)设计的运算放大器，在 馈因子