数字电路逻辑设计第6章.ppt

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数字电路逻辑设计第6章

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 根据图中序列与状态转移的关系,可知电路反馈信号与状态的关系如左表所示。 CP F(DR) QAQBQC 0 1 2 3 4 5 6 7 0 1 1 1 0 0 0 1 1 0 0 0 1 0 1 0 1 1 1 0 1 1 1 0 1 1 0 0 1 0 0 0 根据上述表达式和74194的功能表,可画出该序列发生器的逻辑电路如右图所示。 由表可得到反馈函数F的逻辑表达式为 该电路的工作过程为:在S1S0的控制下,先置寄存器74194的初始状态为QAQBQC=100,然后令其工作在右移串行输入方式,从Z端产生所需要的脉冲序列。 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *   ⑷画出时间图并说明电路逻辑功能。   为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程,可根据状态表或状态图画出该电路的时间图如下图所示。   由状态图和时间图可知,该电路是一个模4加1计数器, 当收到第四个输入脉冲时,电路产生一个进位输出脉冲。 例2 分析下图所示脉冲异步时序逻辑电路。   解:该电路的存储电路部分由两个与非门构成的基本R-S触发器组成。电路有三个输入端 x1、x2和x3,一个输出端Z,输出Z是状态变量的函数,属于Moore型脉冲异步时序电路。 ⑴ 写出输出函数和激励函数表达式   ⑵列出电路次态真值表   根据激励函数表达式和R-S触发器的功能表,可列出次态真值表如下。 R S Qn+1 0 0 d 0 1 0 1 0 1 1 1 Q 输入 x1x2x3 现态 y2y1 激励函数 R2S2R1S1 次态 y2n+1y1n+1 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 1 0 1 0 1 1 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 1 1 1 0 1 0 1 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 1 ⑶ 作出状态表和状态图   根据次态真值表和电路输出函数表达式,可作出该电路的状态表如下表所示,状态图如下图所示。 现态 y2y1 次态y2n+1y1n+1 输出 Z x1 x2 x3 00 01 10 11 10 10 10 10 00 00 11 00 00 00 00 01 0 1 0 0 ⑷ 画出时间图并说明电路功能  假定输入端x1、x2、x3出现脉冲的顺序依次为“x1—x2—x1—x3—x1—x2—x3—x1—x3—x2”,根据状态表或状态图可作出时间图如图所示。   图中,假定电路状态转换发生在输入脉冲作用结束时,因此,转换时刻与脉冲后沿对齐。   由状态图和时间图可知,该电路当3个输入端按x1、x2、x3的顺序依次出现脉冲时,产生一个“1”输出信号,其他情况下输出为“0”。因此,该电路是一个 “x1—x2—x3” 序列检测器。 6.3.3 脉冲异步时序逻辑电路设计 一. 方法与步骤   ⒈方法 设计方法与同步时序逻辑电路设计大致相同,主要应注意两个问题。   ⑴由于不允许两个或两个以上输入端同时为1(用1表示 有脉冲出现),设计时可以作如下处理:   ? 当有多个输入信号时,只需考虑多个输入信号中仅一 个为1的情况;   ? 在确定激励函数和输出函数时,可将两个或两个以上 输入同时为1的情况作为无关条件处理。   ⑵当存储电路采用带时钟控制端的触发器时,触发器的 时钟端应作为激励函数处理。设计时通过对触发器的时钟端 和输入端综合处理,有利于函数简化。   设计脉冲异步时序逻辑电路时,4种常用时钟控制触发器,可采用如右所示的激励表。   当触发器状态保持不变时,有两种不同的处理方法:   可以令CP为d,输入 端取相应值;也可以令CP为0,输入端取任意值。  Q→Qn+1 CP D 0 0 d 0 0 d 0 1

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