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关于ARRIA?II?GX差分线的引脚分配的一点心得。?(2011-03-18 11:29:09)转载▼标签：?fpga?差分线?ddr3分类：?fpga最近在做ARRIA II GX驱动一个ddr3（quartus10.1），代码实现部分还是比较简单的，通过阅读ddr3 ip的时序图加上一些simulation就可以搞定了。但是我们却在引脚分配这么简单的问题上卡壳了。主要原因是这里的差分线的分配问题。昨天夜里灵感突发，想了一个办法，解决了这个问题，所以一点小小心得，不敢独享，分享一下。事情是这样的：使用ddr3的ip的时候，有两组引脚要分配成?DIFFERENTIAL 1.5-V SSTL CLASS I：mem_clkmem_clkn 和 mem_dqs[1:0]mem_dqsn[1:0]。我们主要使用kits自带的golden_top的工程作为base。然后修改top文件，再加入我们自己的一些module（实现在另一个工程中仿真的），综合过了，但是在分配引脚的时候，发现quartus很聪明的为你加了一下诸如mem_clk（n）等引脚，却把你的mem_clkn给挤掉了。为了不被挤掉，一开始我们把引脚改成了SSTL-15 CLASS I,也就是去除他们的差分关系，再次fit的时候，出现错误说这个线是差分线。不能分配，想想也是。但是我们试验了另一种方法，用ddr3 ip的引脚安排的tcl脚本来进行安排，edit这个脚本，将这个脚本中的引脚名字改成自己top对应的名字，然后run，但是还是没有搞定。这个tcl脚本可以将clk 和clkn划成一个pair，但是不能解决去掉自动生成的(n)的问题。思考再三，做完人品爆发，想了一种折中的解决方法。首先修改golden_top的pin assignment(直接修改qsf文件也可以)，将这几组差分线改成普通的SSTL-15 CLASS I。然后手动删除（貌似quartus自动删除了）带（n）的引脚，并将这些引脚分配给clkn?和?mem_dqsn[1:0]。第三步修改ddr3的引脚安排的tcl（下面有具体）。并运行之。然后再去pin assignment里面看看，发现都被安排成了DIFFERENTIAL 1.5-V SSTL CLASS I，而且没有产生讨厌的（n）引脚，说明差不多成功了。再fit一下试试，没有提示错误。//这里还是要批评下quartus自作聪明的机制。附上tcl要修改的地方：（不带sopc版的）if {![info exists pin_prefix]} {set pin_prefix ddr3_} # Line24Line 33 - Line87 之间的名字看着改set single_bit {} #Line95将这个原来的[0]去掉 ?xxtop.v 中的引脚安排是////DDR3-SDRAM-PORTS ?- 64Mx16 Interface ---------------------//49 pins????output [14:0] ?ddr3_a, ?????????//SSTL15 ???//Address (1Gb max)????output [2:0] ??ddr3_ba, ????????//SSTL15 ???//Bank address????inout ?[15:0] ?ddr3_dq, ????????//SSTL15 ???//Data????inout ?[1:0] ??ddr3_dqs, ?????//SSTL15 ???//Strobe Pos????inout ?[1:0] ??ddr3_dqsn, ?????//SSTL15 ???//Strobe Neg????output [1:0] ??ddr3_dm, ????????//SSTL15 ???//Byte write mask????output ????????ddr3_we_n, ??????//SSTL15 ???//Write enable????output ????????ddr3_ras_n, ?????//SSTL15 ???//Row address select????output ????????ddr3_cas_n, ?????//SSTL15 ???//Column address select????inout ?????????ddr3_clk, ?????//SSTL15 ???//System Clock Pos????inout ?????????ddr3_clkn, ?????//SSTL15 ???//System Clock Pos????output ????????ddr3_cke, ???????//SSTL15 ???//