变量声明.PDFVIP

E:\LC\FPGA_Source_Code\FIFO\fifo\tb_fifo.v 2017年5月13日 15:39 `timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 17:27:15 12/02/2016 // Design Name: fifo_top // Module Name: E:/LC/FPGA_Source_Code/FIFO/tb_fifo.v // Project Name: FIFO // Target Device: // Tool versions: // Description: // // Verilog Test Fixture created by ISE for module: fifo_top // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // //////////////////////////////////////////////////////////////////////////////// module tb_fifo; /********************************************************************* 变量声明 *********************************************************************/ // Inputs reg rst; reg wr_clk; reg rd_clk; reg [15:0] din; reg wr_en; reg rd_en; // Outputs wire [15:0] dout; wire full; wire almost_full; wire overflow; wire empty; wire almost_empty; wire underflow; wire [8:0] rd_data_count; wire [8:0] wr_data_count; integer i; integer filel; reg[15:0] data2file; reg[15:0] mem [2000:1]; reg start; integer wr_count; integer rd_count; /********************************************************************* fifo实例化 *********************************************************************/ // Instantiate the Unit Under Test (UUT) fifo_top uut ( .rst(rst), .wr_clk (wr_clk), .rd_clk(rd_clk), .din (din), .wr_en (wr_en), .rd_en(rd_en), .dout (dout), -1- E:\LC\FPGA_Source_Code\FIFO\fifo\tb_fifo.v