避免高压积体电路发生闭锁效应或类似闭锁效应之电源间-交通大学.PDF

避免高壓積體電路發生閉鎖效應或類似閉鎖效應 之電源間靜電放電防護設計 林昆賢1 2 、柯明道 1. 工研院系統晶片技術發展中心 2. 國立交通大學電子研究所 1 目錄 一、前言 二、高壓靜電放電防護元件 三、使用堆疊結構之電源間靜電放電防護電路 四、結論 2 避免高壓積體電路發生閉鎖效應或類似閉鎖效應 之電源間靜電放電防護設計 林昆賢、柯明道 摘要 –在高壓互補式金氧半製程技術中，金氧半場效電晶體 (MOSFET) 、矽控整流 器 (SCR)或者是雙載子電晶體 (BJT) ，被廣泛的用作靜電放電防護元件。但是這些靜 電放電防護元件在驟回崩潰 (Snapback Breakdown)狀態下的持有電壓 (Holding Voltage)都遠小於高壓電源的電壓。此低持有電壓的元件特性將使得在實際系統應 用下，高壓積體電路發生閉鎖效應 (Latchup)或類似閉鎖效應 (Latchup-Like)的危 險，尤其是將這些元件用作電源間靜電放電箝制元件。本文針對此問題作深入的 研究，並進一步提出新型的電源間靜電放電箝制電路以避免高壓積體電路發生閉 鎖效應或類似閉鎖效應的危險。此設計是藉由調整堆疊元件的數目，使得堆疊元 件結構在驟迴崩潰狀態下的持有電壓超過高壓電源的電壓。如此，在不需要增加 或改變製程步驟下，便可以達到避免高壓積體電路發生閉鎖效應或類似閉鎖效應 的目的。利用此概念設計的堆疊場氧化層電晶體結構 (Stacked Field-Oxide Structure) 用在電源間靜電放電箝制電路已經在供應電壓為 40 V的 0.25微米互補式金氧半製 程中驗證，其能有效地防止高壓積體電路發生閉鎖效應或類似閉鎖效應的危險。 關鍵字 ：高壓積體電路(High-Voltage CMOS ICs) ，靜電放電(Electrostatic Discharge, ESD) ，電源間靜電放電箝制電路(Power-Rail ESD