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ADVANCED ASIC CHIP SYNTHESIS 提纲 综合的定义 ASIC design flow Synopsys Design Compiler的介绍 Synopsys technology library Logic synthesis的过程 Synthesis 和 layout的接口——LTL Post_layout optimization SDF文件的生成 综合的定义 逻辑综合：决定设计电路逻辑门的相互连接。 逻辑综合的目的：决定电路门级结构、寻求时序和与面积的平衡、寻求功耗与时序的平衡、增强电路的测试性。 逻辑综合的过程：首先，综合工具分析HDL代码，用一种模型(GTECH) ，对HDL进行映射，这个模型是与技术库无关的；然后，在设计者的控制下，对这个模型进行逻辑优化；最后一步，进行逻辑映射和门级优化，将逻辑根据约束，映射为专门的技术目标单元库（target cell library）中的cell，形成了综合后的网表。 ASIC design flow ASIC design flow 设计举例，tap控制器，已完成代码编写及功能仿真： Tap_controller.v Tap_bypass.v Tap_instruction.v Tap_state.v 完成全部设计还需经过如下几个步骤： Pre_layout Synthesis STA using PrimeTime SDF generation Verification Floorolanning and Routing Post_layout 反标来自layout tool的信息， STA using PrimeTime Post-layout Optimization Fix Hold-Time Violation ASIC design flow Initial Setup :建立设计环境，技术库文件及其它设计环境设置。 DC .synopsys_dc.setup 文件 company =“zte corporation”; designer =“name”; technology=“0.25 micron” search_path=search_path+{“.” “/usr/golden/library/std_cells”\ “/usr/golden /library/pads”} target_library ={std_cells_lib.db} link_library ={“*”,std_cells_lib.db,pad_lib.db} symbol_library ={std_cells.sdb,pad_lib.sdb} ASIC design flow Synthesis:利用约束完成设计的门及实现及扫描插入 Constrain scripts /* Create real clock if clock port is found */ if (find(port, clk) == {clk}) { clk_name = clk create_clock -period clk_period clk } /* Create virtual clock if clock port is not found */ if (find(port, clk) == {}) { clk_name = vclk create_clock -period clk_period -name vclk } ASIC design flow Constrain scripts（续） /* Apply default drive strengths and typical loads for I/O ports */ set_load 1.5 all_outputs() set_driving_cell -cell IV all_inputs() /* If real clock, set infinite drive strength */