基于VHDI．帕数字频率计设计 - Read.PDF

维普资讯 开发案例。 基于VHDI．帕数字频率计设计 熊秋娥 ，熊英华 (1。南通大学现代教育技术 中心 ，南通 226007；2．江西南昌齿轮责任有限公司，南昌330044) 摘 要 ：利用可缡程逻辑器件(CPLD)，以EDA工具为开发平台，运用VHDL语言，设计一个 10K,-,9、9MHz 的教字频率计。 关键词 ：VHDL；数字频率计；EDA；CPLD - 引 言 2 数字频率计设计任务及要求 数字频率计是数字电路中的一个典型应用 ，实际 (1)设计任务及要求 的硬件设计用到的器件较多，连线 比较复杂 ，而且会 设计一个4位十进制数字显示的数字式频率计 。 产生较大的延时，造成测量误差、可靠性差。随着可编 要求如下： 程逻辑器件 (CPLD)的广泛应用 ，以EDA工具为开发 ①4位十进制数字显示的数学式频率计，其频率 平 台。利用 VHDL(VeryHighSpeedIntegratedCircuit 测量范围为 109999KHz。测量单位为KHz。 HardwareDescriptionLanguage。超高速集成电路硬件 ②要求量程能够转换(即测几十到几百千(KHz) 描述语言)工业标准硬件描述语言 ，采用 自顶向下 时 ，有小数点显示 ，前者显示小数点后2位，后者显示 (ToptoDown)和基于库 (Library—based)的设计 ，设计 小数点后 1位。) 者不但可以不必了解硬件结构设计，而且将使系统大 ③当输入的信号小于 10KHz时，输出显示全0； 大简化 。提高整体的性能和可靠性。本文用 VHDL在 当输入的信号大于9999KHz时，输出显示全H。 CPLD器件上实现一种数字频率计测频系统，能够用 (2)所选器件 十进制数码管显示被测信号的频率，它不仅能测量频 EPM7128S、共阴极七段数码管、按键开关 、电阻、 率 ，还可以测量其他多种物理量 ，具有体积小、可靠性 电容。 高、功耗低的特点。 (3)设计总体框 图 数字频率计的设计原理 鉴于数字频率计积木式电路结构 ，闸门的两个输 入端分别加时标和时基。由功能开关切换。在不同的 测试功能下 。时基和时标所代表的意义不同，所组成 的测试方案也各不相同。为实现以上方案，常需要一 理 些单元电路 ，如图1所示。 图 2 数字频率计总体框 图 代 计