原创力文档- 1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
- 2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
第10章数字系统FPGA设计
第10章数字系统的FPGA设计;;;10.1.1设计要求;10.1.2系统组成方框图 ;10.1.3 数字钟的层次化设计方案;时分秒计数器模块;六十进制计数器 ;六十进制计数器原理图 ;六十进制计数器仿真输出波形 ;时计数器模块的设计 ;时计数器模块原理图; 二十四进制计数器仿真输出波形 ;模式计数译码器子模块设计 ;模式计数译码器子模块的原理图 ;模式计数译码器子模块的仿真输出波形 ;数字钟校时单元顶层电路模块设计 ;数字钟校时单元顶层电路模块设计 ;10.1.4 数字钟的顶层设计和仿真;(1)数字钟的顶层设计输入 ;(2)仿真设计
本设计中要仿真的对象为数字钟，须设定一个1KHZ的输入时钟信号和一个校时开关K2，模式的设置开关信号K1的波形,为了能够看到合适的仿真结果，所设计的输入信号的频率和实际的1HZ信号的频率是不同的，本设计中假定网格时间(Grid Size)为10ns，总模拟时间(END TIME)为1s。 ;顶层设计仿真 ;10.1.5 硬件测试;(1)1KHz接系统的clock0（接1KHz）
(2) Alarm接时钟报警SPEAKER，
(3)用键8、键5表示模式选择键和调整键，此两键所对应的目标芯片EP1C6的引脚分别是240、237。;10.2乐曲演奏电路FPGA设计;10.2.2 原理描述;10.2.3 乐曲硬件演奏电路的层次化设计方案;10.2.3 乐曲硬件演奏电路的层次化设计方案;其设计流程如下：;10.2.3 乐曲硬件演奏电路的层次化设计方案;10.2.3 乐曲硬件演奏电路的层次化设计方案;10.2.3 乐曲硬件演奏电路的层次化设计方案;10.2.4乐曲演奏电路顶层电路的设计和仿真;10.3 多功能算术逻辑运算单元的EDA设计;10.3 多功能算术逻辑运算单元的EDA设计;10.3 多功能算术逻辑运算单元的EDA设计;10.3.3多功能算术逻辑运算单元层次化设计方案;10.3.3多功能算术逻辑运算单元层次化设计方案;10.3.3多功能算术逻辑运算单元层次化设计方案;10.3.4多功能算术逻辑运算单元的顶层设计和仿真;多功能算术逻辑运算单元顶层电路原理图 ;仿真结果
文档评论（0）