第四讲： 硬件描述语言与集成电路设计(续).pdf

第四讲： 硬件描述语言与集成电路设计(续) 2005年4月10 日 Verilog常见错误分析 Verilog常见错误分析 Verilog对逻辑硬件进行建模和模拟的同时， 必须理解代码与硬件实现的联系。 如何为综合工具书写Verilog代码？ – 针对综合的模块划分规则与技巧 – 针对综合的代码编写规则与技巧 State Key Lab of ASIC Systems, Fudan University Verilog 常见错误分析 Verilog 常见错误分析 Verilog对逻辑硬件进行建模和模拟的同时， 必须理解代码与硬件实现的联系。 如何为综合工具书写Verilog代码？ – 针对综合的模块划分规则与技巧 – 针对综合的代码编写规则与技巧 State Key Lab of ASIC Systems, Fudan University State Key Lab of ASIC Systems, Fudan University State Key Lab of ASIC Systems, Fudan University Verilog 常见错误分析 Verilog 常见错误分析 Verilog对逻辑硬件进行建模和模拟的同时， 必须理解代码与硬件实现的联系。 如何为综合工具书写Verilog代码？ – 针对综合的模块划分规则与技巧 – 针对综合的代码编写规则与技巧 State Key Lab of ASIC Systems, Fudan University 如何为综合工具书写Verilog 代码？ 如何为综合工具书写Verilog 代码？ 可综合的HDL的语法只是它们自己语言的一个子集 可综合子集的国际标准还没有形成,各综合器所支 持的可综合HDL子集也略有所不同 目的 – 减少综合的次数或运行时间，最快得到良好的综合结果 – 采用比较简单的综合约束就可以得到时序和面积的要求 – 提高综合结果网表的性能，简化静态时序分析的过程 State Key Lab of ASIC Systems, Fudan University 针对综合的模块划分规则与技巧 针对综合的模块划分规则与技巧 良好的模块划分 – 只有顶层模块包 含I/O – 核心单元模块、 边界扫描单元、 时钟电路等 State Key Lab of ASIC Systems, Fudan University 针对综合的模块划分规则与技巧 针对综合的模块划分规则与技巧 核芯逻辑进行模 块划分，要避免 子模块间出现连 接用的胶合逻辑 减少顶层模块综 合时CPU运行时 间 简化顶层模块综 合批处理文件 State Key Lab of ASIC Systems, Fudan University 针对综合的模块划分规则与技巧 针对综合的模块划分规则与技巧 每一模块采用寄存器锁存输出： – 保证子模块的所有输入信号延时基本一致，只与模块间 的布线延时有关； – 避免异步路径，容易加综合约束条件 – 输出信号的驱动强度等于寄存器的平均驱动能力 State Key Lab of ASIC Systems, Fudan University 针对综合的模块划分规则与技巧 针对综合的模块划分规则与技巧 DC不能跨越 模块边界对相 关的组合逻辑 做归并优化 尽可能把相 关的组合逻辑 集中到一个模 块做归并优化 有利于DC完 成时序优化 时间预算变 得容易 缩短仿真时 间 State Key Lab of ASIC Systems, Fudan University 针对综合的模块划分规则与技巧 针对综合的模块划分规则与技巧 DC不能对一个模块内不同组的逻辑采用不同的约束条件， ungroup又会破坏原有设计层次 建议不同设计目标的电路分成不同的模块：向关键路径模 块要时间，向非关