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深 圳 大 学 实 验 报 告
课程名称： EDA技术
实验项目名称： 逐级进位加法器和超前进位加法器
学院： 信息工程学院
专业： 电子信息工程
指导教师： 徐渊
报告人： 陆德艺 学号：2009130031 班级： 01
实验时间： 2011.5.12
实验报告提交时间： 2011.5.13
教务部制
实验目的与要求：
画出5位逐级进位和超前进位加法器的电路图，要求在图中表明输入、输出信号、中间信号等全部相关的信号，且信号命名应和图中的标注一一对应；
不能使用课本中的FOR循环语句，VHDL的赋值语句应和电路图一一对应；
VHDL代码和仿真波形要保存；
关于超前进位加法器，可以参照课本P160设计；
要求提交设计报告，按照深大实验报告的标准形式，同时需要代码，仿真结果和综合电路图。
方法、步骤：
一：逐级进位加法器
电路图：
b（4）a（4）b（
b（4）
a（4）
b（3）
a（3）
b（2）
a（2）
b（1）
b（0）
a（0）
a（1）
coutFAUUFAUUFAUU
cout
FAUU
FAUU
FAUU
FAUU
FAUU
cin
c（3）c（5）c（1）c
c（3）
c（5）
c（1）
c（0）
c（4）
c（4）
c（2）
s（4）s
s（4）
s（3）
s（2）
s（1）
s（0）
源代码：
----------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 21:36:58 05/12/2011
-- Design Name:
-- Module Name: adder_cripple - adder
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;
-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity adder_cripple is
port (a, b: in std_logic_vector(4 downto 0);
cin: in std_logic;
s: out std_logic_vector(4 downto 0);
cout: out std_logic);
end adder_cripple;
architecture adder of adder_cripple is
signal c: std_logic_vector(5 downto 0);
begin
c(0) = cin;
s(0) =
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