第4章S3C44B0X硬件结构和功能.ppt

第4章 S3C44B0X硬件结构及功能 4.3 时钟和功耗管理 4.3.1 概述 S3C44B0X 的时钟产生器可以为 CPU 产生要求的时钟信号，同样也为外设提供了时钟信号。时钟产生器可以通过软件来控制是否为每个外部设备模块提供时钟信号，或者切断与外部设备的联系，以减少功耗。 同样在软件的控制下，S3C44B0X 提供各种功耗管理办法来为各种应用提供最优化的功耗方案。 S3C44B0X的时钟源可以用外部晶体来产生，也可以直接输入外部时钟，这由OM[3:2]的状态决定。M[3:2]的状态在nRESET的上升沿由OM3 和OM2脚的电平决定。M[3:2]=00 Crystal clock M[3:2]=01 外部时钟。其它测试模式在复位后PLL启动,但在用S/W指令设置PLLCON为有效的值之前,PLL OUTPUT (FOUT)不能使用,这时FOUT直接输出Crystal clock或外部时钟。 如果S3C44B0X的PLL的时钟源使用晶体,这时EXTCLK能作为Timer 5的时钟源TCLK。 S3C44B0X 中的功耗管理提供5种模式： 1.正常模式 正常模式下，时钟发生器提供时钟给 CPU，并同时提供给 S3C44B0X 的外设。在这种情况下，当所有的外设都开启工作时，处理器所消耗的功耗最大。 用户可以通过软件来控制外事的操作模式。例如，如果定时器和 DMA 不需要时钟，则用户可以断开定时器和 DMA 的时钟供给以降低功耗。 2. 慢速模式 慢速模式是一种非倍频模式。与正常模式下不同，慢速模式直接采用外部时钟作为S3C44B0X 的主工作时钟，而不使用内部倍频器。在这种情况下，功耗的大小仅依据于外部时钟的频率的大小。PLL 部件所消耗的功耗不用计算在内了。 3. 空闲模式 空闲模式下仅断开对 CPU 内核的时钟供给，而保留所有对于外部设备的时钟供给。在空闲模式下，CPU 内核的功耗可以减去。任何中断请求都会使 CPU 从空闲模式中醒来。 4. 停止模式 停止模式通过禁止 PLL 来冻结所有 CPU 内核、外设的时钟。这时的功耗大小仅由 S3C44B0X 内部的漏电流大小决定，这个电流一般小于 10uA。要使 CPU 从停止模式中醒来，可以通过外部中断实现。 5. LCD 的SL 空闲模式 SL 空闲模式的进入将导致 LCD 控制器开始工作。在这种情况下，除了 LCD 控制器以外 CPU 内核和其它外设的时钟都停止了。因此，SL 空闲模式下的功耗比空闲模式的功耗小。 4.3.2 寄存器定义 1. PLL控制寄存器 该寄存器设置PLL参数. PLL输出频率计算公式如下: Fpllo = (m * Fin)/(p * 2s) 其中m = (MDIV + 8)，p = (PDIV + 2)，s = SDIV ，Fpllo必须大于20MHZ且少于66MHZ，Fpllo * 2s必须少于170MHZ，Fin/p推荐为1MHZ 或大于，但小于2MHZ，其中MDIV、PDIV、SDIV定义如表4-12所示。 4.4 CPU Wrapper和总线特性 4.4.1 概述 处理器 wrapper 包括一个cache、写入缓冲器和CPU内核。总线仲裁逻辑决定每个总线占用者的优先权。 处理器 wrapper 有一个8k直接的内部存储器。内部存储器可以以3种方式采用。 第一是 8k 字节的存储空间作为 8k 字节的统一（指令或数据）cache（高速缓冲存储器）。 第二，内部存储器可以用作一个 4k 字节的统一 cache 和一个 4k 字节的内部 SRAM。 第三，内部存储器可以整个地用作 8k字节的内部 SRAM。 内部统一（指令或数据）cache 采用 4 种方式与某个 4 个字（16 个字节）的行建立链接结构。它采用一种写穿式（write-through）的原则保持数据的一致性。当在 cache 中找不到相应的内容（称为 cache miss），4 个字的存储内容从外部存储器连续地取得。它采用一种 LRU（最近使用最少）算法来提升命中的比率。统一 cache 通过有区别的方式来处理指令和数据。 内部 SRAM 主要用来减少 ISR 的执行时间。由于内部 SRAM 具有最短的操作时间，因此能够减少 ISR 的执行时间。当然 ISR 在 SRAM 运行也是非常有效率的因为大多数的 ISR 代码都会引起cache miss。 总线仲裁逻辑可以决定总线占用者的优先级。总线仲裁逻辑支持一种 round-robin 优先级模式和一种固定的优先级模式。同样 LCD_DMA, BDMA, ZDMA, nBREQ（外部总线控制器）之间的优先级可以通过软件来修改。 4.4.2内部SRAM S3