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module jjf(add,duce,clk,RST,out);
input add, duce, clk, RST;
output [6:0] out;
reg [3:0] e;
reg [6:0] out;
reg [25:0] d;
reg a,b;
initial
begin
e=0;
end
reg add_flag, duce_flag, add_flag_r, duce_flag_r;
reg [19:0] cnt;
initial
begin
cnt=20h00000;
e=0;
end
always @ (posedge clk)
begin
cnt = cnt+1b1;
if(cnt=20hfffff)
cnt=0;
end
always @ (posedge clk)
begin
add_flag_r=add_flag;
duce_flag_r=duce_flag;
if(cnt==20hfffff)
begin
add_flag=add;
duce_flag=duce;
end
end
wire add_f=(~add_flag)add_flag_r;
wire duce_f=(~duce_flag)duce_flag_r;
always @(posedge clk)
begin
if(RST)
begin
if(add_f)
begin
if(e9) e=e+1;
else e=9;
end
if(duce_f)
begin
if(e0)
e=e-1;
else e=0;
end
end
else e=0;
case(e)
4b0001: out=7b1111001;//1
4b0010: out=7b0100100;//2
4b0011: out=7b0110000;//3
4b0100: out=7b0011001;//4
4b0101: out=7b0010010;//5
4b0110: out=7b0000010;//6
4b0111: out=7b1111000;//7
4b1000: out=7b0000000;//8
4b1001: out=7b0010000;//9
default out=7b1000000;//0
endcase
end
//initial begin e=0; end
/*always @( posedge clk)
begin if(RST) begin
if(!add) begin if(d5000000)d=d+1;if(d==5000000) begin d=0;if(e4b1010) begin e=e+1; end if(e=4b1010) begin e=4b1010; end end end
if(!duce) begin if(d5000000)d=d+1;if(d==5000000) begin d=0;if(e0) begin e=e-1; end if(e=0) begin e=0; end end end //200ms
end
if(!RST) begin e=0;end
case(e)
4b0001: out=7b1111001;//1
4b0010: out=7b0100100;//2
4b0011: out=7b0110000;//3
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4b0101: out=7b0010010;//5
4b0110: out=7b0000010;//6
4b0111: out=7b1111000;//7
4b1000: out=7b0000000;//8
4b1001: out=7b0010000;//9
default out=7b1000000;//0
endcase
end*///
endmodule
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