EDA技术和Verilog设计第8章.pptVIP

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2017-08-06 发布于河南
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EDA技术和Verilog设计第8章.ppt

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EDA技术和Verilog设计第8章

第8章宏功能模块设计;8.1 Megafunctions库 8.2 Maxplus2库 8.3 Primitives库 ;8.1 Megafunctions库 ;8.1.1 算数运算模块库 ; 下面以参数化乘法器lpm_mult为例来说明如何在设计中使用宏功能模块。lpm_mult的基本参数已在下表中给出。 ;（1）调用lpm_mult;（2）lpm_mult参数设置;（3）编译仿真;8.1.2 逻辑门库 ;8.1.3 I/O模块库 ;8.1.3 I/O模块库 ;锁相环模块设计举例 ;（1）输入altpll宏功能模块;锁相环控制信号设置 ;输入时钟设置 ;（2）编译和仿真;8.1.4 存储模块库 ;娱计弟尚戒辉归贷融拦瞎钩伞击殴斗霓旗沙据谐咒拟边褐痕焙僳墨苇俱爪EDA技术与Verilog设计第8章EDA技术与Verilog设计第8章;存储器模块设计举例 ;数据线、地址线宽度设置 ;控制端口设置 ;添加.mif文件; 如下图所示就是基于ROM实现的4位×4位的无符号数乘法器电路图，其参数设置为： LPM_WIDTH=8 LPM_WIDTHAD=8 LPM_FILE=mult_rom.mif;仿真结果;8.2 Maxplus2库 ;计数器74161设计举例 ;仿真结果;8.3 Primitives库 ;8.3.2 引脚库 ;8.3.3 存储单元库 ;8.3.4 逻辑门库 ;8.3.5 其他模块 ;8-1 采用Quartus II软件的宏功能模块lpm_counter设计一个模60加法计数器，进行编译仿真，查看仿真结果。 8-2 采用Quartus II软件的宏功能模块lpm_rom，用查表的方式设计一个实现两个8位无符号数加法的电路，进行编译仿真。 8-3 先用lpm_rom设计4bit×4bit和8bit×8bit乘法器各一个，再用Verilog分别设计4bit×4bit和8bit×8bit乘法器，比较两类乘法器的运行速度和资源好用情况。 8-4 用数字锁相环实现分频，假定输入时钟频率为10MHz，要想得到6MHz的时钟信号，使用altpll宏功能模块实现该电路。