数字集成系统 第二讲.pdfVIP

系统级设计 第二讲 本讲大纲 系统级设计的内容 设计实例1：移位乘法器 算法模型中考虑时序关系 硬件系统级模型的不同形式 设计实例2：三个模块组成的简单系统 系统级设计的内容 系统级设计目标 将电子系统（集成电路）的系统级自然 语言描述变换为可以仿真的（算法）模 型 硬件的指标规范 真值表 系统级(算法)行为描述 状态图 系统级设计的步骤 把描述系统功能的文字分组，每组映射 为一个进程或块语句。这一步隐含着设 计的划分； 对每个进程确定激活进程的条件以及进 程激活后的动作； 写出VHDL源代码实现进程激活后的动 作。 进程模型图 PROC2: process(X, Y, Z) variable SVL, OVL: Std_logic; begin -- 进程的行为描述 -- 计算变量SVL和OVL的数值 S = SVL after Del_S; O1 = OVL after Del_O1; S(DEL_S) end PROC2; Z1 X O1(DEL_O1) PROC 1 PROC 2 Y 输入 Z 输出 Z2 PROC 3 PROC 4 设计实例1：移位乘法器 移位乘法器 自然语言描述： 移位乘法器的输入为两个4位操作数A和B，闸门信 号STB启动乘法操作，时钟信号Clk提供系统定时。 乘法结果为8位信号Result，乘法结束后置信号 Done为1。 STB A 4 8 Result B 4 移位乘法器 DONE 原码移位乘法的文字表述 ①在被乘数和乘数的高位补0 后扩展成8位。 ②乘数依次向右移位，并且检查其最低位，如果 该位为‘1’，则将被乘数与部分和相加，然后被 乘数向左移位；如果最低位为0，则直接对被 乘数进行移位操作。移位时，乘数的高端和被 乘数的低端均移入0。 ③当乘数变成全0后(最坏情况下需要4次移位)， 乘法结束。 移位乘法器的进程模型图 B A 4 4 锁存移位进程 Init 锁存移位进程 SRB SRA Shift Accout 8