氧化铪在半导体器件中应用与发展.pptVIP

一、 绪论;; 微电子产业的核心是CMOS 集成电路， 其发展水平通常标志着整个微电子技术工业的发展水平。集成电路的发展一直遵循着1965 年Intel 公司创始人之一 G. E. Moore (G. E.摩尔) 预言的集成电路产业发展规律。集成电路产业经历了小规模（SSI）、中规模（MSI）、大规模（LSI）、超大规模（VLSI）、特大规模（ULSI）的发展历程。IC 芯片的特征尺寸（晶体管沟道长度，也是集成电路上金属层的最小分辨尺寸，即金属线宽，所以这个特征尺度也称之为线宽）已经从1978 年的 10 μm发展到现在的 0.13 μm，集成度从 1971 年的 1 K DRAM 发展到现在的 8 G DRAM；硅片直径也逐渐的由 2 英寸、3 英寸、4 英寸、6 英寸、8 英寸过渡到12 英寸。; 随着金属氧化物半导体（MOS）器件尺寸的缩小，栅极漏电急剧增加，导致器件不能正常工作。 为了降低超薄栅介质 MOS器件的栅极漏电， 需采用高介电常数 （高k）栅介质代替 SiO2。铪（Hf）系氧化物和氮氧化物由于具有高的 k 值，好的热稳定性，成为当前高 k 栅介质的研究热点。理论方面，现有高 k 栅介质 MOS 器件隧穿电流解析模型主要用于 1V 以上的区域，拟合参数较多；实验方面，Hf 系氧化物的预处理工艺研究较少；HfTi 氧化物和氮氧化物研究主要集中于 HfTiO材料、Ti 的含量、材料的微结构等方面，对于HfTiO等和Si 接触的界面特性研究较少。;二、MOS 器件按比例缩小和使用高k 栅介质的必要性; MOS 管栅极尺寸的减少导致电路开关更快。这样大大扩展了半导体产品的应用范围，提高了产品的性能。晶体管尺寸减少允许更多的晶体管被集成在一个芯片上，因此，当保持电路制造成本较低时，集成电路的复杂性和拥有的各项功能也得到了很大的提升。加上使用更大直径的硅片，芯片成本也大大降低。 MOS器件尺寸缩小符合等比例缩小规律。根据这一规律，器件在水平和垂直方向上的参数（例如沟道长度 L、宽度 W、栅介质层厚度 tox和源漏结深 Xj等）以及电压等均按同一个比例因子 Γ 等比例缩小， 同时衬底掺杂浓度Nb 则按该因子增大 Γ 倍。这时器件内部电场保持不变。由于内部电场保持不变，因此不会出现迁移率降低、碰撞电离、热载流子效应等高电场效应。;;2、使用高k 栅介质的必要性： 硅基微电子工业发展如此成功的一个关键因素是，到目前为止我们一直使用的栅极介质材料 SiO2 有优异的材料和电性能。 这个材料实际上表现出了作为栅极绝缘材料的几个重要性质： （1）非晶态的 SiO2 能热生长在硅衬底上，能精确控制厚度和均匀性，能和硅衬底形成一个低缺陷密度、很稳定的界面层。同时，这些在 SiO2/Si 界面的缺陷态和悬挂键能在有氢的气氛中进行后退火钝化。 （2）SiO2 表现出优异的热稳定性和化学稳定性，这是制造晶体管所必须的，因为退火和氧化一般都是在高温下进行（10000C以上） 。 （3）SiO2 带隙很宽（9 eV）, 和 Si 相比有大的导带和价带偏移量，因此，它有很优异的绝缘性能，击穿电场达到 13 MV/cm。 ; 这些性质决定了SiO2 作为 MOSFET 栅极绝缘材料是很好的。但是当 SiO2 厚度低于 3 nm 时，由于量子隧道效应，载流子能流过这个超薄栅介质。由 WKB 近似可知，隧穿几率随着 SiO2 厚度的减少按指数规律上升。对于 1 nm厚的 SiO2，在Vox为 1 V时，泄漏电流密度超过了100 A/cm2。ITRS 对泄漏电流的要求是，对于高性能逻辑电路应用，泄漏电流密度应小于 1 A/cm2，对于低功耗逻辑??路应用，泄漏电流密度应小于1 mA/cm2 。 因此， 2.2-2.5 nm SiO2 的厚度是低功耗的逻辑电路应用极限，1.4-1.6 nm SiO2 厚度是高性能逻辑电路应用极限。将这两个数据和表1.2（ITRS2005）比较可知，SiO2 不可能应用到 80 nm及其以下工艺中，即使现在使用了氮化氧化硅技术，1.2 nm是氮化氧化硅使用极限，只能延长使用到70 nm工艺中。无论如何，SiO2作为栅极绝缘材料进一步减少厚度是存在问题的(从材料学观点，SiO2 厚度下限是 7 ?, 小于这个厚度则没有完整的体带隙结构) 。;;三、 高k 栅介质替代SiO2 介质的原则和要求 ;;;;;夫80后者，初从文，未及义务教育之免费，不见高等院校之分配，适值扩招，过五关，斩六将本硕相继，寒窗数载，廿六乃成，负债