第5章 Verilog 门级建模.pptVIP

第5章 Verilog 门电平模型 内容 5.1 门的类型 5.2 上拉、下拉电阻 5.3 门延迟 5.4 电源与接地 5.1 门类型 一、内置基本门 二、多输入门 三、多输出门 四、三态门 1、内置基本门 简单的门实例语句的格式。 2、多输入门 内置的多输入门如下: and nand nor or xor xnor 这些逻辑门只有单个输出， 1个或多个输入。多输入门实例语句的语法如下: multiple_input_gate_type [instance_name] (OutputA, Input1, Input2, . . .,InputN ) ; 第一个端口是输出，其它端口是输入。 and A1(Out1,In1,In2) ; and RBX(Sty,Rib,Bro,Qit,Fix) ; xor (Bar,Bud[0],Bud[1],Bud[2]) , (Car,Cut[0],Cut[1]), (Sar,Sut[2],Sut[1],Sut[0],Sut[3]) ; 3、多输出门 多输出门有: buf， not 这些门都只有单个输入，一个或多个输出。 例如: buf B1（Fan[0]，Fan[1]，Fan[2]，Fan [3]，Clk）; not N1（PhA，PhB，Ready）; 4、三态门 三态门有: bufif0 bufif1 notif0 notif1 对于bufif0，若通过控制输入为1，则输出为z；否则数据被传输至输出端。对于bufif 1，若控制输入为0，则输出为z。对于notif 0，如果控制输出为1，那么输出为z；否则输入数据值的非传输到输出端。对于notif 1，若控制输入为0；则输出为z。 例如:bufif1 BF1（Dbus，MemData，Strobe）；notif0 NT2 (Addr, Abus, Probe) ; 当Strobe为0时，bufif1门BF1驱动输出Dbus为高阻；否则MemData被传输至Dbus。 5.2、 上拉、下拉电阻 上拉、下拉电阻有： pullup pulldown 这类门设备没有输入只有输出。上拉电阻将输出置为1。下拉电阻将输出置为0。 实例的端口表只包含1个输出。例如： pullup PUP (Pwr) ; 此上拉电阻实例名为PUP，输出Pwr置为高电平1。 5.3、门时延 可以使用门时延定义门从任何输入到其输出的信号传输时延。门时延可以在门自身实例语句中定义。 门时延由三类时延值组成： 1) 上升时延 2) 下降时延 3) 关断时延 门时延定义可以包含0个、1个、2个或3个时延值。 nand #6 (Out, In1, In2) ; //所有时延均为6，即上升时延和下降时延都是6,关断时延也是6。 and #(3,5) (Out, In1, In2, In3 ) ; //在这个实例中，上升时延被定义为3，下降时延为5，关断时延是3和5中间的最小值，即3。 notif1 #(2,8,6) ( Dout, Din1, Din2) ; //上升时延为2，下降时延为8，关断时延为6。 多路选择电路的门级描述例子 module MUX4x1(Z ,D0,D1,D2,D3,S0,S1) ; output Z; input D0 ,D1,D2,D3,S0,S1; and(T0,D0,S0bar,S1bar), (T1, D1, S0bar, S1), (T2, D2, S0, S1bar), (T3, D3, S0, S1), not(S0bar, S0), (S1bar,S1); or(Z, T0 , T1 , T2 , T3 ,) ; endmodule 解码器电路 module DEC2×4(A, B, Enable, Z) ; input A, B , Enable; output [0:3] Z ; wire Abar, Bbar; not # (1 , 2 ) V0 (A b a r , A) , V1(Bbar, B) ; nand # (4,3) N 0 (Z[3], Enable, A,B) , N 1 (Z[0], Enable, Abar,Bbar) , N 2 (Z[1], Enable, Abar,B) , N 3 (Z[2], Enable, A,Bbar) , endmodule 主从触发器 module MSDFF(D, C, Q, Qbar); input D, C; output Q, Qbar; not NT1 (Not D, D), NT2 (Not C, C), NT3 (Not Y, Y)