PLA可编程阵列逻辑PAL.PPT

时序 PAL 器件的部分输出连到D触发器的数据输入端D(输出寄存器)，寄存器受统一的时钟脉冲信号控制。 3. 寄存器输出结构，如图所示： Ol Ii CLK D C Q Q EN 7.4.2 时序 PAL 器件 时序 PAL 器件分为两大系列：R系列和X系列。 R系列，与或阵列，如器件PAL16R6 (参见书图7.23) 具有三态输出功能 8个纯输入引脚 I1~I8 2个IO引脚(反馈)提供的输入引脚 IO1~ IO8 6个寄存器输出(或阵列)O2~O7 时钟CLK 输出使能OE X系列，与R系列不同，为异或运算，如器件PAL16X6 (参见书图7.24) 7.4.2 时序 PAL 器件 4. 异或寄存器输出结构，如图所示： Ol Ii CLK D C Q Q EN 7.5 通用逻辑阵列概述(GAL) Generic Array Logic 一、工艺上的改进 高速电可擦除CMOS Electrically Erasable Comple-mentary Metal-Oxide Semiconductor (E2CMOS) 与PAL完全兼容，增加了PAL器件的可擦除性。 特点： ⑴ 可测试性 ⑵ 低功耗，使集成度更高 ⑶ 速度不低于其他TTL可编程器件 ⑷ 可重复编程100次以上 7.5 通用逻辑阵列概述(GAL) Generic Array Logic 二、结构上的的改进 具有通用性。 ⑴ 每个输出端增加了一个逻辑输出宏单元 (OLMC——Output Logic Macro Cell) ⑵ 增加了可编程的保密位，防止复制 * * * * * * * PPLD：内部存储位（编程点）都有二极管或三极管连接，在交付使用前为全1，编程过程为电击毁方式。 EPPLD：内部存储位（编程点）由浮栅MOS管连接，每个浮栅MOS管有两个门，其浮栅门被高绝缘材料包围。编程前浮栅上无电荷，MOS管截止（存0）；编程时在浮栅门上加入高压，使电荷雪崩注入到浮栅上，从而使浮栅门导通（存1）。在撤消高压后，电荷仍保存在浮栅上（至少十年）。擦除时用紫外线照射使浮栅上的电荷获得能量而被释放。 * 早期ROM采用的耦合元件是二极管，目前用双极型晶体管。 * 早期ROM采用的耦合元件是二极管，目前用双极型晶体管。 7.1 PLD 概述7.1.1 PLD 的电路结构及分类7.1.2 PLD 的编程工艺及描述的逻辑规则和符号7.1.3 PLD 的设计过程及主要优点7.2 只读存储器7.2.1 ROM 的内部结构7.2.2 用ROM 实现组合逻辑设计7.2.3 常用的LSI ROM器件7.3 可编程逻辑阵列7.4 可编程阵列逻辑7.4.1 组合PAL器件7.4.2 时序PAL器件7.5 通用逻辑阵列概述7.5.1 GAL器件的主要特点7.5.2 GAL器件的基本机构7.5.3 GAL器件的命名及分类7.6 硬件描述语言 第七章 可编程逻辑器件 PLD 7.1? PLD (Programmable Logic Device)概述 PLD ：可编程逻辑器件。 PLD器件的发展历史： 最早是4、5篇晶体管-晶体管逻辑电路集成到一片上去 可擦可编程只读存储器EPROM、 电可擦除可编程只读存储器EEPROM。 静态随机存取存储器SRAM 可以完成简单的逻辑功能，用于小型的逻辑实现。 用户可以用开发工具按照自己的功能设计要求，对芯片功能进行编程的大规模集成电路器件 优势： 简化设计过程、 降低系统的体积和成本， 提高系统可靠性的需求 7.1? PLD (Programmable Logic Device)概述 PLD器件的发展历史： 可编程阵列逻辑PAL 通用阵列逻辑GAL 结构仍简单，用于实现规模较小的逻辑，具有价格、速度等方面的优势。 复杂可编程阵列逻辑器件CPLD 现场可编程门阵列FPGA。 结构复杂，用于实现较大规模的逻辑电路。 7.1? PLD (Programmable Logic Device)概述 7.1.1 PLD的电路结构及分类 PLD 的内部包含很多结构相同的单元 ? ? ? m个乘积项 P0 Pm-1 ? ? ? 与阵列 或阵列 I0 In-1 ? ? ? n 个输入 O0 Ob-1 b 个输出 ? ? ? 通过这些单元进行编程可完成“任意的”逻辑功能； 功能强弱取决于