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DLL( Delay-Locked Loop ) 周清海 目录 DLL作用 PLL原理 数字倍频 数字移相 DLL原理 DLL应用 DLL作用 原因：FPGA芯片规模增大，工作频率高，片内时钟分配质量和时钟延迟变得重要、传统的时钟树无法保持片内高速时钟的精确同步需求 作用：1、消除时钟延迟，可实现零传输延迟，使时钟输入信号与整个芯片内部时钟引脚之间偏差最小。每个DLL驱动两个全局时钟网络。 2、先进的多时钟控制。对Spartan-II系列FPGA有四个DLL，可实现2倍频，以及使时钟按1.5，2，2.5，3，4，5，8 ，16分频 时钟树 图示是典型的片上时钟树图，共6级时钟。 先垂直方向后水平方向分配时钟，各级时钟最长线4mm。第一级时钟4mm驱动2个第二级时钟，第二级时钟用3mm匹配线驱动4个第三级时钟…..(图中只画出上面部分，下部分未画出) 零传输延迟 DLL技术能够实现零传输延迟，使分布于整个器件的时钟引脚间的偏差最小。 零传输延迟指前面的时钟信号经过若干延时，能够达到与后面的时钟信号的同步，最终实现零传输延迟 PLL锁相环 锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差 ，并输出误差电压Ud 。Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc 。 Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定 ，称为入锁。 下图是另一种PLL原理图，控制电路由上图的鉴 相器和低通滤波器组成。调整振荡器的频率和相 位就可以补偿时钟分布造成的时间延迟 DPLL数字锁相环 DLF digital low filter 锁相环检测电路 由触发器与单稳态振荡器构成 fin输入参考时钟，fout为锁相 器振荡器输出时钟的移相90度 fout对fin的抽样送入单稳态振荡器 微分型单稳态触发器 稳态时,vi等于0,vd等于0,vi2等于vdd ,vo等于0，vo1等于vdd,电容Cd两端的电压等于0;触发脉冲到达时,vi大于vth,vd大于vth,vo1等于0,vi2等于0,vo等于vdd,电容c开始充电,电路进入暂稳态.当电容c两端的电压上升到vth时,即vi2上升到vth时,vo等于0,电路退出暂稳态，电路的输出恢复到稳态。显然，输出脉冲宽度等于暂稳态持续时间。路退出暂稳态时,vd已经回到0（这是电容cd和电阻rd构成的微分电路决定的,所以vo1等于vdd,vi2等于vth+vdd电容c通过G2输入端的保护电路迅速放电。当vi2下降到vdd时，电路内部也恢复到稳态。 数字倍频 倍频器的功能即在两脉冲之间等间隔插入一定数量的脉冲，使经过倍频器的信号输出频率为输入频率的整数倍。最简单的数字倍频器可将输入时钟进行适当延迟，然后与原始时钟相异或，生成的信号为原信号的两倍频 另一种方法常用的倍频方法如图：fc是数字倍频器晶振的高频时钟，fi为输入，fo为倍频输出。且fo =k·fi，即fo是fi的K倍频。图中,fc对fi计数N＝fc /fi,再将N除以倍频系数K所得商整数部分作为下一步分频系数。则fo=fc /|N/k|.即 fo ≈K·fi. 利用数字倍频器对信号进行延时操作可以达到可控精度的移相操作。实现原理是把输入信号的周期Tin转化为原来的1/data，Tin/data即移相精度，即data倍频。如data=360则精度为1度，data=720则精度为0.5度….然后利用得到的倍频信号计数N延迟输出原信号，就可以得到原信号的(N*单位精度)的移相信号。 如：精度为1度时，只要利用倍频信号计数90次，然后再输出原信号，那么此时相对原信号的相移就为90度 DLL原理 一个最简单的延时锁相环DLL与PLL主要不同在于DLL用延时线(Delay Line)代替了PLL的压控振荡器。延时线产生输入时钟的延时输出，时钟分布网络把时钟送到内部寄存器的时钟端口,控制逻辑对输入时钟和反馈时钟抽样、比较，调整延时线。 DLL就是在输入时钟与反馈时钟间插入延时脉冲，直到这两个时钟上升沿对齐达到同步，DLL才能锁定。这样两个时钟没有了差别。也就补偿了时钟分配网络造成的时间延时，有效改善了时钟源与负载之间延时。 区别： DLL与PLL模拟电路实现时有精确的时序，而数字电路实现时：抗噪声，低功耗，抗抖动，移植性好。 PLL的振荡器有不稳定，相位偏移的积累而DLL技术稳定，没有累积相位偏移，因而在延时补偿和时钟调整时常用DLL DLL应用 在virtex库中DLL简化宏符号BUFGDLL，该模块可为整个芯提供快速有效的零传输延迟的系统时钟。更多的库元件可