第5.2章稳定性和防干扰问题.ppt

第6章稳定性和防干扰问题 6.1 电磁干扰的防治措施 串扰问题 接地 保护措施 6.2 软件防干扰措施 看门狗定时器 1、电磁干扰的防治措施 1 ）常见的电磁干扰的来源 射频干扰 静电放电 电力干扰 自兼容性 时钟电路产生宽频谱的射频辐射 无线电广播 电子元器件的位置影响系统的电磁兼容性 设计不佳，完成质量不高，电缆与接头的接地不良。 错误的PCB布局，包括： 时钟和周期信号走线设定； PCB的分层排列及信号布线层的设置； 对于带有高频RF能量分布成分的选择； 共模与差模滤波； 接地环路； 旁路和去耦不足。 2）元件与电磁兼容 分布参数 一个印刷线路板上的过孔大约引起0.6pF的电容。 一个集成电路本身的封装材料引入2~10pF的分布电容。 一个线路板上的接插件有5~20nH的分布电感。 一个双列直插的24引脚集成电路插座，引入4～18nH的分布电感。 所有电子元件的引脚都存在引线电感。电路板的过孔也增加电感值。当在其附近有信号走线时，在器件接地管脚和系统接地板之间，将出现阻抗失配。当存在走线阻抗失配时，导致射频电流。因此，必须设计去耦电容使引线长度电感最小化，包括过孔电感和器件引线电感。 噪声耦合路径 3）采用防治的技术 屏蔽 衬垫 接地 滤波 去耦 适当布局和布线 绝缘与分离 电路阻抗匹配控制 I/O内部互连接设计 元件包内部的PCB抑制技术 4）消除地电位跳跃 地电位跳跃：地电位不均匀 措施： 降低芯片内部的输出转换时间 芯片内部使用多条内部接地线 PCB板设计接地平面 负载控制 减小负载电容，增加电阻。 布线 要最大程度地减小PCB布线时电源和接地的电感，而不仅仅是输出信号线路的电感。 元件封装 使用接地参考引线在器件中心（4nH）的器件来代替接地参考引线在拐角处（15nH）的器件。由于这一原因，表面贴装器件要优于通孔器件。 5）时钟源的电源滤波 时钟源概述 一种是直接的时钟频率提供给处理器； 另一种是倍频方案，即振荡器产生的低频时钟，加到处理器的时钟输入引脚上，处理器的内部有锁相倍频电路。 影响时钟源因素 电源抖动 时钟抖动 解决方案 ：电源滤波 设计滤波电路的原则 必须将滤波器尽可能地靠近振荡器的电源输入引线，以最大程度地减小射频环路电流。 使用表面安装器件要比使用通孔器件好，因为前者元件中的引线电感要小。 6）集成电路的辐射考虑 降低元件辐射的措施 PCB设计上的考虑 保持较短的引线长度（减小输出回路的面积）。 使时钟信号远离I/O电路和线路（防止耦合）。 通过串联阻抗（电阻器或铁氧体磁环）提高时钟线路的输出阻抗。 元件设计和制造的考虑 7）元件的布局和布线 8）旁路和退耦 旁路和退耦 旁路和去耦可防止能量从一个电路传到另一个电路，例如用于隔离级联电路的前后级、电路的反馈等，进而提高电路的信号传输的质量。 去耦电容通常安装在数字器件的电源引脚附近 旁路通常指的是把电路中的某一部分的交流信号接到地上 电源和接地层的物理关系产生了一个大的去耦电容器 考虑这种自带的电容器的自谐振问题，许多多层PCB板的自谐振频率通常在200~400MHz 解决方案 并联电容器 指的是多个（通常是两个）数值相差比较大的电容器并联在一起，作为去耦和旁路作用。例如0.01μF与100pF的电容并联使用。 1. 在电路板上安装具有不同自谐振频率的附加去耦电容，这样可避免发生与PCB板电源和接地层的尖峰共振。 2. 改变这两个层间的空间距离，从而改变了电容的值，也改变了它的自谐振频率。但是，使用这种技术的一个不利之处在于信号布线层的阻抗也要改变。 使用原则 并联的两个电容器分别联在两个电源引脚上。 两个电容器的电容值要相差100倍。 去耦电容参数的选择 一般地，去耦电容值的选用并不严格，可按C×F＝l选用， 10MHz取0.1μF； 100MHz取0.01μF； 对由微控制器构成的系统，取0.1—0.0lμf之间都可以。 9）安装 电源板的安装 4层板，中间2层：电源和地；上下两层是信号层 多层板：多种方法 设备的接地机壳地与电源地之间通过电容相连 去耦电容的安装 减少引线的长度 电容结构考虑：尽量使用改进的平面结构的电容器 安装位置考虑 大电容的放置位置 作用 能量储存，为电路提供稳定的电压和电流 大电容的使用 在每两个LSI和VLSI器件之间要放一个大电容。 电源与PCB的接口处。 自适应卡、外围设备和子电路I/O接口与电源终端连接处。 功率损耗电路和元器件的附近。 输入电压连接器的最远位置。 远离直流电压输入连接器的高密元件布置。 时钟产生电路和脉动敏感器件附近。 在存储器附近安装大电容。因为存储器工作和待机时电流变化非常大。 为多管脚的VLSI安装大电容。 2、串扰问题 1）概念 串扰是指走线、