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第8章 ASIC布局布线 8.4 信息格式 8.6 全局布线 基于单元的ASIC、门阵列、FPGA之间全局布线的细节略有不同。不过基本原理是一样的。全局布线器并不进行任何连接而只是做整体安排。通常，在对整个芯片（或者如果是大芯片时对一大块芯片）进行全局布线后才进行详细布线。 全局布线器的输入是布图规划，它包括所有固定的和可变的模块，可变模块的布局信息和所有逻辑单元的位置信息。全局布线的任务是向详细布线器提供对每个网络布线的全部说明。全局布线的目标是下述的一个或是多个： 使互连总长度最小 使详细布线器完成布线的概率最大 使关键路径的延迟最小。 全局布线方法： 全局布线不能用布局中的互连长度近似，例如半周长度量。我们需要知道的是实际路径而不是路径长度的近似值。但是，很多全局布线的方法仍然是基于图中树问题的解。 全局布线的一种方法：是采用图中树的算法依次计算每个网络的最短路径——并有使用有效通道的附加约束，这种过程称为顺序布线。随着顺序布线算法的进行，有些通道因为有较多互连而变得拥塞。在FPGA和通道式门阵列中，通道只有固定的通道容量，所以只能容纳一定数目的互连。全局布线器有两种方法处理这个问题。一种方法是采用顺序无关布线，全局布线在对每一个网络布线时忽略通道拥塞程度。这样一来某个网络进行先处理或后处理时其结果不受影响，通道安排是一样的。顺序无关布线中，当所有互连都被指定到通道后，全局布线器将一些互连从最拥塞的通道转移到不怎样拥塞的通道。 另一种方法：是全局布线器考虑到已经布好在各个通道中的互连数目。这样的全局布线是顺序相关的——也就是说布线是顺序执行的，网络处理的顺序会影响结果。选代改进或模拟退火算法都可以用在顺序相关和顺序无关算法的解中。和系统划分以及布局实施过程相同：对已有的结果逐次改变，随机地一次对一条互连路径进行移动。 和一次处理一个网络的顺序全局布线方法不同，层次式布线每次处理一层上的所有网络。因为不用同时处理芯片所有的网络，通过把芯片分层进行划分可以使全局布线问题更易控制。由于每次只考虑一层，因此使问题变得简单了。有两种方法可以遍历所有的层次。从整个芯片或最上层开始向下一层进行，直至逻辑单元．这是自上而下的方法。自下而上的方法是从最底层开始先对最小的面积进行布线。 模块间的全局布线： 下图4展示基于单元ASIC的全局布线问题，在图(c)的通道相交图中每一条边代表一个通道。全局布线器只能使用这些通道。图中每条边的权对应通道的长度。全局布线器利用这个图对每一个互连规划一条路径。 8.7 详细布线 全局布线步骤决定每个互连使用的通道。利用这些信息，详细布线器决定每个互连具体的位置和层次。下图 9 给出了典型的金属规则。这些规则给出金属布线层上布线间距（轨道间距，轨道间隔，或称为间距）。可以将金属布线层的间距设成一下三种之一： 通孔－通孔 (VTV，via-to-via) 间距； 通孔－线 (VTL，via-to-line 或 line-to-via) 间距； 线－线 (LTL，line-to- line) 间距。 目标与任务： 详细布线的任务是完成逻辑单元之间的所有连接。最普通的目标是使下述的一个或多个实现最小化： 总互连长度和面积 连接需要换层的次数 关键路径的延迟 使换层的次数最小对应于一个连接的通孔数最小，通孔会增加寄生电容和电阻。 在某些情况下详细布线器不能在给定的区间完成布线。对基于单元的ASIC或门海阵列来说，可以通过加宽通道大小后再次尝试布线。对于通道式门阵列或FPGA只有固定的布线资源，所以只能选择新布线规划和布局或改用更大的芯片。 8.8 特殊布线 有些网络(如时钟和电源网络)需要特殊处理，通常在信号网络详细布线之前完成。这些网络的结构作为布图规划部分一起完成，但这些网络的大小和拓扑通常是在布线阶段最后完成。 时钟布线： 门阵列通常采用一个时钟轴(规则的网格)来消除对特殊布线的需求。时钟配线网格与门阵列基同时设计以保证最小时钟偏差和时钟等待（对于给定的功耗和时钟缓冲器的面积限制）。 基于单元的ASIC可以采用一个时钟轴(即时钟树)或一个混合方案。下图21显示一个时钟布线器怎样通过使到每一个叶子节点的路径相等进而延迟相等来使时钟轴上的时钟偏差最小（必要时在互连路径中使用弯线）。更复杂的时钟布线器执行时钟树综合(自动选择时钟树的深度和结构)和时钟缓冲器插入(通过平衡互连延迟和缓冲器延迟使得到各叶子节点的延迟相等)。 电源布