ADS下CMOS低噪声放大器的设计优化.pdfVIP

魏玉香等：ADS下CMOS低噪声放大器的设计优化 ADS下CMOS低噪声放大器的设计优化 魏玉香，李富华 (苏州大学 电子信息学院 江苏 苏州 215021) 摘 要：运用仿真工具ADs，通过对cMOs共源共栅低噪声放大器的共源级栅宽，源级电感以及栅极电感值的扫描仿 真，以Smith阻抗圆图的形式给出了一个直观的LNA设计优化流程，近似实现了最佳噪声源阻抗和输入阻抗的同时匹配。 按照该方法设计的基于0．18 btm CMOS工艺，工作在1．58 GHz的低噪声放大器，其噪声系数为1．3 dB，S11为一28．4 dB， 功耗为3．42 mW，从而很好地证实了该方法的可行性。 关键词：CMOS；共源共栅；低噪声放大器；噪声匹配；输入阻抗匹配 中图分类号：TN402 文献标识码：B 文章编号：1004—373X(2008)03—176一O3 Design Optimization of CMOS Low Noise Amplifier under ADS W EI Yuxiang．LI Fuhua (School of Electronics＆ Information，Soochow University，Suzhou，215021，China) Abstract：A design optimization of CM0S cascode LNA is presented by Smith chart though the parameter sweep of the width of common source stage，source inductor and gate inductor in ADs．Simulation results indicate that，with the proposed approach，simulta— neous noise and input resistant matching is achieved．With the proposed approach，a 0．18 m CMOS LNA provides 1．3 dB NF，--28． 4 dB S1 1 and 3．42 mW power consumption at 1．58 GHz．，which confirmed the viability of this method． Keywords：CM0S；cascode；low noise amplifier；noise matching；input resistant matching R。。 一50 Q，并不一定要大尺寸或大电流，因此在这种情况 1 引 言 下，功耗约束的设计法并不是必须的。然而文献[3]的设 随着 CMOS工艺特征尺寸的不断减小，0．18 m的 计流程太过复杂，要完成设计必须具备一系列的测试数 MOSFET截止频率已可以达到 50 GHz以上 这使得 据。文献1-4]给出了同时实现噪声匹配和输入阻抗匹配的 CM()S工艺在GHz频段的应用成为了可能性。此外，由 基本原理，本文将在文献1-4]的基础上，运用ADS仿真工 于CM0S工艺在集成度，制造成本方面的优越性，以及运 具，给出一个基于参数扫描的更为直观的设计流程。按照 用CMOS工艺可以将整个接收系统的射频，中频，以及基 该设计方法，文章给出了基于0．18 m CMOS工艺，工作 带部分集成在一块芯片上的前景，国内外许多学者都在致 在 1．58 GHz低噪声放大器的仿真结果。 力于CMOS低噪声放大器的研究，因为 LNA决定了整个 射频接收系统的噪声性能，因此 CMOS LNA的可行性决