可规划逻辑元件PLD.DOC

Chapter 1 ---數位邏輯 簡介 邏輯函數的介紹—1,0函數組合 TTL標準 RS232C 數位邏輯基本—AND OR NOT 真值表 布林函數 * + / 卡諾圖 組合邏輯---輸出只和輸入有關 序向邏輯---輸出和輸入有關也和現在值有關 組合邏輯的設計 分析需求 定義輸出入腳位 繪出真值表 利用卡諾圖化簡(積化和法或和化積法) 寫出布林代數 完成電路圖 2對4解碼 投票判別電路 BCD對7段LED轉換 Chapter 2 PLD介紹 數位電路實現方式 離散電路—利用已存在IC來設計,種類多元件取得容易 PLD— SPLD—PROM,PAL,GAL,FEEL CPLD FPGA ASIC—半訂製IC 全訂製IC 離散電路 PLD ASIC 單位成本 高 低 電路速度 較差 優 電路密度 較差 優 發展時間 優 較差 生產時間 優 較差 更改彈性 優 較差 方便性 優 PLD優點 降低成本 增加可靠度 保密性 彈性佳 效率佳適應範圍廣 CPLD 設計需先決定IC編號,再利用軟體輸入,然後模擬測試,最後再把程式燒錄到IC一 可規劃邏輯元件(PLD) ??? 傳統的邏輯電路均由布林代數化簡，然後經由基本邏輯元件組裝完成，此類電路存在著零件較多、接線複雜、成本較高、檢修不易、容易仿製等等的缺點。雖然任何數位電路可以經由訂製IC以縮小體積，並達到電路保密的目的，但對於小量生產或生命週期較短的產品並不經濟，此時可規劃邏輯元件(Programmable Logic Device；PLD)將是最佳選擇。 PLD的結構與種類 ??? 我們知道任何組合邏輯函數均可用積之和(SOP)的方式呈現，在電路上的結構是一種AND-OR的型態，其中AND閘與輸入的變數端關聯，而OR閘與函數輸出的項發生關聯，例如 ，需要使用4個AND閘關聯輸入變數，另外還需要一個4輸入的OR閘關聯輸出的項，當然輸入變數需要的反閘也不可少。 (圖1) PLD結構圖 ??? PLD為了要讓使用者自行定義積之和的項，AND閘設計成可以規劃輸入連接的方式，如圖2至圖5所示，當保險絲符號斷路時，輸入端等於1。而可規劃OR閘是為了定義輸出的項，如圖6至圖7所示，當保險絲符號斷路時，連接的項消失。 (圖2) 固定4輸入及閘 (圖3) 可規劃4輸入及閘 (圖4) 可規劃及閘陣列中的畫法 (圖5) 可規劃及閘陣列中的簡圖 (圖6) 可規劃或閘陣 (圖7) 可規劃或閘陣列中的簡圖 　 ?? AND閘陣列與OR閘陣列分為固定或可規劃的設計，可將PLD分為以下幾種： (1)可規劃僅讀記憶體 ??? 可規劃僅讀記憶體(Programmable Read Only Memory；PROM)是一種AND閘陣列固定，OR閘陣列為可規劃的PLD。圖8為一只16×4位元PROM，在固定的AND閘陣列中構成16至1的解碼電路，而每一個F輸出以一個可規劃16輸入的OR閘與AND閘陣列連接，當此積之和函數(F)不需要的項，可將AND閘至OR閘輸入端的熔絲燒斷。由於4個F函數輸出同時對應16個相同的輸入狀態，故構成一只16×4位元的僅讀記憶體。 (圖8) 16×4位元PROM (2)可規劃邏輯陣列 ??? 可規劃邏輯陣列(Programmable Logic Array；PLA)是一種AND陣列與OR陣列均可規劃的PLD，以陣列接通的製造方式來區分，以熔絲(Fuse)為可規劃接點者稱為FPLA，以電晶體為可規劃接點者稱為PLA。FPLA或PLA的優點是可以用較少的“乘積項”來完成組合邏輯，而PROM是完整的“乘積項”。例如規劃 只需2×2×2的PLA而不需2×4×2的PLA，見圖9及圖10所示。 (圖9) 2×2×2 FPLD規劃前 (圖10) 2×2×2 FPLD規劃後 (3)可規劃陣列邏輯 ??? 可規劃陣列邏輯(Programmable Array Logic；PAL)將積之和中的AND陣列設計成可以規劃，而OR陣列是固定的，種類很多是PLD產品應用最為廣泛的元件。 (圖11) 2×2 PAL規劃前 　 Chapter 3 PALASM介紹 PALSAM編譯器操作手冊 1. C:\ PALASM Enter 2. 此時左下角出現Press any key to continue 時, 請按任意鍵 3. 在 File 下選擇 Begin new design Input format: Text (不需要更改) New file name: p1.pds (請在此輸入檔名) 而後按 F10 4. 此時進入 PDS Declaration Segment 之畫面 注意