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DDR 内存布线指导，DDR Layout Guide 在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR 或者DDR2，SDRAM 打交道。DDR 的工作频率很高，因此，DDR 的布线（或者Layout）也就成为了一个十分关键的问题，很多时候，DDR 的布线直接影响着信号完整性。下面本文针对DDR 的 布线问题（Layout）进行讨论。 信号引脚说明 VSS 为数字地，VSSQ 为信号地，若无特别说明，两者是等效的。VDD 为器件内核供电，VDDDQ 为器件的DQ和I/O 供电，若无特 别说明，两者是等效的。 对于DRAM 来说，定义信号组如下： • 数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane 组，如 DQ0~DQ7，DQS，LDM 为一个信号组。 • 地址信号组：ADDRESS • 命令信号组：CAS#，RAS#，WE# • 控制信号组：CS#，CKE • 时钟信号组：CK，CK# 印制电路板叠层，PCB Stackups 推荐使用6 层电路板，分布如下： • 电路板的阻抗控制在50~60ohm • 印制电路板的厚度选择为1.57mm(62mil) • 填充材料Prepreg厚度可变化范围是 4~6mil • 电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随着频率，温度等因素变化。FR-4 就是一种典型的 介电材料，在100MHz 时的平均介电常数为4.2。推荐使用FR-4 作为PCB 的填充材料，因为它便宜，更低的吸湿性能， 更低的电导性。 一般来说，DQ，DQS 和时钟信号线选择VSS 作为参考平面，因为VSS 比较稳定，不易受到干扰，地址/命令/控制信号线选择VDD 作为参考平面，因为这些信号线本身就含有噪声。 电路板的可扩展性 根据JEDEC 标准，不同容量的内存芯片一般引脚兼容，为了实现电路板的可扩展性，可以做如下处理，如128Mb 与256Mb 的兼 容应用。 未用的DQ 引脚 对于x16 的DDR 器件来说，未用的引脚要作一定的处理。例如x16 的DDR来说，DQ15：DQ8未用，则处理如下，将相关的UDM/DQMH 拉高用来屏蔽DQ线，DQ15：DQ8 通过1~10k 的电阻接地用来阻止迸发写时的噪声。 端接技术 串行端接，主要应用在负载DDR 器件不大于4 个的情况下。 对于双向I/O 信号来说，例如DQ，串行端接电阻Rs放置在走线的中间，用来抑制振铃，过冲和下冲。 对于单向的信号来说，例如地址线，控制线，串行端接电阻放置在走线中间或者是信号的发送端，推荐放置在信号的发送端。 说明：DDR 的CK与CK# 是差分信号，要用差分端接技术。 并行端接，主要应用在负载SDRAM 器件大于4 个，走线长度2inch，或者通过仿真验证需要并行端接的情况下。 并行端接电阻Rt取值大约为2Rs，Rs 的取值范围是10~33ohm，故Rt 的取值范围为22~66ohm。 如果有必要的话，所有DDR 的数据，地址，命令，控制线都是SSTL_2 接口，要使用single-ended Parallel Termination，如 上图。CKE 也可以使用这种端接。 导线宽度和间距： 导线间距和导线宽度S1，S2，S3 的定义如下： • S1 表示同一信号组内两相邻导线之间的间距 • S2 表示不同信号组之间两相邻导线之间的间距 • S3 表示导线的宽度