Verilog HDL设计实例与设计进阶.ppt

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2017-08-15 发布于湖北
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Verilog HDL设计实例与设计进阶.ppt

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Verilog HDL设计实例与设计进阶

状态机设计举例设计一个序列检测器电路，检测出串行输入数据data中的二进制序列110，当检测到该序列时，电路输出out = 1;没有检测到该序列时，电路输出0。电路的状态图如下 module pulse_check1 ( data, clk, nclr, out ); input data, clk, nclr ; output out; reg out;; reg [1:0] current_state, next_state; parameter [1:0] s0 = 0, s1 = 1, s2 = 2, s3 = 3; always @(posedge clk or negedge nclr) if(!nclr) current_state = s0; else current_state = next_state; always @(current_state or data ) case(current_state) s0: if(data == 1’b1) next_state = s1; else next_state = s0; s1: if(data == 1’b1) next_state = s2; else next_state = s0; s2: if(data == 1’b1) next_state = s2; else next_state = s3; s3: if(data == 1’b1) next_state = s1; else next_state = s0; endcase always @(current_state or data) case(current_state) s0: out = 0; s1: out = 0; s2: if(data == 1’b0) out = 1; else out = 0; s3: out = 0; endmodule module pulse_check2 ( data, clk, nclr, out ); input data, clk, nclr ; output out; reg out;; reg [1:0] current_state, next_state; parameter [1:0] s0 = 0, s1 = 1, s2 = 2, s3 = 3; always @(posedge clk or negedge nclr) if(!nclr) current_state = s0; else current_state = next_state; always @(current_state or data ) case(current_state) s0: begin out = 0; if(data == 1’b1) next_state = s1; else next_state = s0; end s1: begin out = 0; if(data == 1’b1) next_state = s2; else next_state = s0; end s2:begin if(data == 1’b1) begin out = 0; next_state = s2; end else begin out = 1;